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Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Dissertation Perspektiven des modernen ASIC-Designs D83 Zeichen der Technischen Universität Berlin im Bibliotheksverkehr von der Fakultät IV (Elektrotechnik und Informatik) der Technischen Universität Berlin zur Erlangung des akademischen Grades „Doktor der Ingenieurwissenschaften“ – Dr.-Ing. – genehmigte Dissertation, verfasst in der Zeit vom 20.09.2000 bis 20.11.2001, eingereicht am 28.11.2001, Tag der wissenschaftlichen Aussprache: 15.05.2002 Promotionsausschuss: Vorsitzender: Prof. Dr.-Ing. Ernst Obermeier, TU Berlin Gutachter: Prof. Dr. rer. nat. Otto Manck, TU Berlin Gutachter: Prof. Dr.-Ing. Hans Weinerth, TU Berlin (zus. Gutachten: Prof. Dr.-Ing. Ulrich Golze, TU Braunschweig) Diese Dissertation kann als .pdf-Datei (72 dpi und 600 dpi) geladen oder als Buch bestellt werden: http://mikro.ee.tu-berlin.de/~bauer/index.php3 Printed in Germany Copyright © 2001 Lukas Bauer Titelblatt Seite 2 All rights reserved. No part of this publication may be reproduced, stored in a retrieval system, or transmitted, in any form or by any means (electronic, mechanical, photocopying, recording, or otherwise), without the prior written permission of the author.
Technische Universität Berlin Institut für Mikroelektronik Lukas Bauer Dissertation Perspektiven des modernen ASIC-Designs Inhaltsverzeichnis Seite 3 1 Das Wachstum der Mikroelektronik als Herausforderung des Designers 5 2 ASICs – Anwendungsspezifische integrierte Schaltungen 6 2.1 Historische Entwicklung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 2.1.1 Von den Anfängen der Mikroelektronik zur TTL-bestückten Leiterplatte. . . . 6 2.1.2 Das ASIC als Bindeglied zwischen Standardkomponenten . . . . . . . . . . . . . . . 7 2.1.3 Totalintegration zum „System on a Chip“ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 2.2 Einsatz von ASICs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 2.2.1 Motivation für den ASIC-Einsatz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 2.2.2 Märkte und Einsatzfelder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 2.2.3 Die Konkurrenz der Standardprodukte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 3 Gegenwärtige technologische und wirtschaftliche Randbedingungen 14 3.1 Technologischer Fortschritt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 3.1.1 Wachstumsgesetze der Mikroelektronik. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 3.1.2 Gegenwärtige Grenzen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 3.2 Wirtschaftliche Restriktionen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 3.2.1 Explodierende NRE-Kosten im Submikron-Bereich . . . . . . . . . . . . . . . . . . . 21 3.2.2 Stückkosten und Mindeststückzahlen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 4 Zeitgemäße Entwurfsstrategien 24 4.1 Modernes Digitaldesign . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 4.1.1 Fehlervermeidung durch Automatisierung und Abstraktion . . . . . . . . . . . . . 24 4.1.2 Grafisches VHDL als personen- und maschinenlesbare Spezifikation. . . . . . 25 4.1.3 Logiksynthese als etabliertes Mittel der Produktivitätssteigerung . . . . . . . . . 35 4.1.4 Verkürzung von Entwicklungszeiten durch IPs und Design Re-Use . . . . . . . 39 4.2 Verifikation durch FPGA-Prototypenboards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 4.2.1 Hardware-Software-Co-Design mit skalierten ASIC-Äquivalenten. . . . . . . . 42 4.2.2 Tests im realen Umfeld statt Simulationen mit unpräzisen Modellen . . . . . . 44 4.3 Layouterstellung und Zeitverhalten hochkomplexer ASICs . . . . . . . . . . . . . . . . . . . 47 4.3.1 Wachsender Einfluss von Metallisierungskapazitäten . . . . . . . . . . . . . . . . . . 47 4.3.2 Systematische Ansätze zur Beherrschung des Post-Layout-Timings . . . . . . . 50 4.3.3 Neue Aufgaben der Place & Route Tools im Submikron-Bereich . . . . . . . . . 54 4.4 Design Flow und Verifikation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 4.4.1 Ein vollständiger, moderner Design Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 4.4.2 Die Lücke im Verifikationsablauf als Damoklesschwert . . . . . . . . . . . . . . . . 63 5 Perspektiven des modernen ASIC-Designs 74 5.1 Testkonzepte komplexer Systeme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 5.1.1 Strukturtests mit modifizierten Scan-Path-Verfahren . . . . . . . . . . . . . . . . . . . 74 5.1.2 Software-Speichertests mit Ausmaskierung defekter Bereiche . . . . . . . . . . . 77 5.1.3 Selbsttest und digitale Kalibrierung von Analogfunktionen. . . . . . . . . . . . . . 81 5.2 Strukturwandel in der Systemarchitektur. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 5.2.1 Zukünftige Aufbau- und Verbindungstechniken. . . . . . . . . . . . . . . . . . . . . . . 88 5.2.2 Programmierbarkeit und Konfigurierbarkeit eines „System on a Chip“. . . . . 91 5.2.3 Neubewertung von Speicher- und Logikintegration . . . . . . . . . . . . . . . . . . . . 94 5.2.4 Neue Kosten- und Marktstrukturen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
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