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Schaltungsdesign mit VHDL

Schaltungsdesign mit VHDL

Schaltungsdesign mit

Schaltungsdesign mit VHDL Gunther Lehmann, Bernhard Wunder, Manfred Selz

  • Seite 2 und 3: Vorwort 4 © G. Lehmann/B. Wunder/M
  • Seite 4 und 5: Vorwort Die anfänglichen technisch
  • Seite 6 und 7: 8 © G. Lehmann/B. Wunder/M. Selz
  • Seite 8 und 9: Zu diesem Buch Dieses Buch basiert
  • Seite 10 und 11: Inhalt 8 Bewertung von VHDL 46 8.1
  • Seite 12 und 13: Inhalt 1.5 Simulation von VHDL-Gatt
  • Seite 14 und 15: 1 Entwurf elektronischer Systeme 1.
  • Seite 16 und 17: A Einführung nen (Wechsel der Sich
  • Seite 18 und 19: A Einführung 1.3.4 Logikebene Auf
  • Seite 20 und 21: A Einführung Jede der vorgestellte
  • Seite 22 und 23: A Einführung p Entwicklungsaufgabe
  • Seite 24 und 25: 3 Geschichtliche Entwicklung von VH
  • Seite 26 und 27: A Einführung Nach den IEEE-Richtli
  • Seite 28 und 29: A Einführung 4.3 Konfiguration (Co
  • Seite 30 und 31: A Einführung Schnittstellenbeschre
  • Seite 32 und 33: A Einführung ENTITY compare IS GEN
  • Seite 34 und 35: A Einführung 5.2 Strukturale Model
  • Seite 36 und 37: A Einführung ARCHITECTURE algorith
  • Seite 38 und 39: 7 Design-Methodik mit VHDL 7.1 Entw
  • Seite 40 und 41: A Einführung 7.1.3 Beschreibung au
  • Seite 42 und 43: A Einführung 7.2.2 Graphische Benu
  • Seite 44 und 45: 8 Bewertung von VHDL Die vorhergehe
  • Seite 46 und 47: A Einführung 8.1.3 Technologieunab
  • Seite 48 und 49: A Einführung gend Informationen, u
  • Seite 50 und 51: A Einführung p VHDL-Modelle müsse
  • Seite 52 und 53:

    1 Allgemeines 1.1 VHDL´87 oder VHD

  • Seite 54 und 55:

    2 Sprachelemente 2.1 Sprachaufbau A

  • Seite 56 und 57:

    B Die Sprache VHDL TYPE character I

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    B Die Sprache VHDL ----------------

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    B Die Sprache VHDL DISCONNECT DOWNT

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    B Die Sprache VHDL Abstrakte numeri

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    B Die Sprache VHDL fernsatz, besteh

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    B Die Sprache VHDL ren verlangen na

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    B Die Sprache VHDL der einzelnen Be

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    B Die Sprache VHDL gangenheit zugeg

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    B Die Sprache VHDL gen. Alternativ

  • Seite 74 und 75:

    B Die Sprache VHDL Die beiden Typen

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    B Die Sprache VHDL Das nachstehende

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    B Die Sprache VHDL 3.2.2.1 Vektoren

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    B Die Sprache VHDL 3.2.2.3 Abgeleit

  • Seite 82 und 83:

    B Die Sprache VHDL Die Deklaration

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    B Die Sprache VHDL der Variablen fe

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    B Die Sprache VHDL Mit der Überarb

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    B Die Sprache VHDL Ein Beispiel zur

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    B Die Sprache VHDL p range_high DOW

  • Seite 92 und 93:

    4 Aufbau eines VHDL-Modells Ein kom

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    B Die Sprache VHDL 4.1.1 Die LIBRAR

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    B Die Sprache VHDL Änderung dieser

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    B Die Sprache VHDL lierung auf Regi

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    B Die Sprache VHDL 4.4 Konfiguratio

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    B Die Sprache VHDL Der Package Body

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    5 Strukturale Modellierung Struktur

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    B Die Sprache VHDL 5.1 Komponentend

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    B Die Sprache VHDL Generic-Map und

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    B Die Sprache VHDL ARCHITECTURE str

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    B Die Sprache VHDL ... -- Deklarati

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    B Die Sprache VHDL Schlüsselwörte

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    B Die Sprache VHDL ARCHITECTURE str

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    B Die Sprache VHDL ARCHITECTURE beh

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    B Die Sprache VHDL 6.1.1 Logische O

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    B Die Sprache VHDL Entsprechendes g

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    B Die Sprache VHDL Das Ergebnis wir

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    B Die Sprache VHDL Der Remainder-Op

  • Seite 128 und 129:

    B Die Sprache VHDL Abb. B-11 verdeu

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    B Die Sprache VHDL Die oben beschri

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    B Die Sprache VHDL Die feldbezogene

  • Seite 134 und 135:

    B Die Sprache VHDL PROCESS CONSTANT

  • Seite 136 und 137:

    B Die Sprache VHDL 6.2.5 Allgemeine

  • Seite 138 und 139:

    B Die Sprache VHDL 6.3.2 Ereignisli

  • Seite 140 und 141:

    B Die Sprache VHDL 6.3.5 "Inertial"

  • Seite 142 und 143:

    B Die Sprache VHDL Abb. B-16 zeigt

  • Seite 144 und 145:

    B Die Sprache VHDL [assignment_labe

  • Seite 146 und 147:

    B Die Sprache VHDL 6.4.2 Assertions

  • Seite 148 und 149:

    B Die Sprache VHDL Prozesse bestehe

  • Seite 150 und 151:

    B Die Sprache VHDL 6.5.1 Signalzuwe

  • Seite 152 und 153:

    B Die Sprache VHDL Die Verknüpfung

  • Seite 154 und 155:

    B Die Sprache VHDL ARCHITECTURE seq

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    B Die Sprache VHDL ARCHITECTURE if_

  • Seite 158 und 159:

    B Die Sprache VHDL ARCHITECTURE seq

  • Seite 160 und 161:

    B Die Sprache VHDL ARCHITECTURE beh

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    B Die Sprache VHDL Funktionen und P

  • Seite 164 und 165:

    B Die Sprache VHDL 6.6.1.2 Funktion

  • Seite 166 und 167:

    B Die Sprache VHDL -- Exklusiv-NOR-

  • Seite 168 und 169:

    B Die Sprache VHDL Die neue Klasse

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    B Die Sprache VHDL PROCEDURE proced

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    B Die Sprache VHDL ENTITY anything_

  • Seite 174 und 175:

    7 Konfigurieren von VHDL- Modellen

  • Seite 176 und 177:

    B Die Sprache VHDL p Schnittstelle

  • Seite 178 und 179:

    B Die Sprache VHDL FOR inst_name_1

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  • Seite 182 und 183:

    B Die Sprache VHDL 7.2.3 Konfigurat

  • Seite 184 und 185:

    8 Simulationsablauf Da die nebenlä

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    B Die Sprache VHDL csa: sig_b

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    B Die Sprache VHDL Die Variable b n

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    B Die Sprache VHDL 8.3.3 Signalzuwe

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    B Die Sprache VHDL Bei mehreren gle

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    B Die Sprache VHDL Mit kontrolliert

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    B Die Sprache VHDL Die Handhabung v

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    B Die Sprache VHDL 10.2 Sichtbarkei

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    11 Spezielle Modellierungstechniken

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    B Die Sprache VHDL ENTITY overload

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    B Die Sprache VHDL Die Handhabung v

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    B Die Sprache VHDL 11.4 PORT MAP be

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    B Die Sprache VHDL Bei ersteren han

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    B Die Sprache VHDL ARCHITECTURE beh

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    B Die Sprache VHDL Nach Abarbeitung

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    B Die Sprache VHDL ARCHITECTURE dem

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    B Die Sprache VHDL Das LRM von 387

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    1 Simulation 1.1 Überblick Die Sim

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    C Anwendung von VHDL flüsse der Le

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    C Anwendung von VHDL 1.3 Simulation

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    C Anwendung von VHDL stimuli genera

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    C Anwendung von VHDL sonst durch da

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    C Anwendung von VHDL 1.5 Simulation

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    2 Synthese 2.1 Synthesearten Unter

  • Seite 242 und 243:

    C Anwendung von VHDL und Busse zur

  • Seite 244 und 245:

    C Anwendung von VHDL Folgende Einze

  • Seite 246 und 247:

    C Anwendung von VHDL Ein wichtiges

  • Seite 248 und 249:

    C Anwendung von VHDL 2.2.2.1 Option

  • Seite 250 und 251:

    C Anwendung von VHDL a (0...7) b (0

  • Seite 252 und 253:

    C Anwendung von VHDL 2.3.2 Verzweig

  • Seite 254 und 255:

    C Anwendung von VHDL ARCHITECTURE r

  • Seite 256 und 257:

    C Anwendung von VHDL ARCHITECTURE z

  • Seite 258 und 259:

    C Anwendung von VHDL Syntheseprogra

  • Seite 260 und 261:

    C Anwendung von VHDL men Fällen, d

  • Seite 262 und 263:

    C Anwendung von VHDL Aus dieser Bes

  • Seite 264 und 265:

    C Anwendung von VHDL Da eine Erkenn

  • Seite 266 und 267:

    C Anwendung von VHDL Die folgenden

  • Seite 268 und 269:

    C Anwendung von VHDL Die angegebene

  • Seite 270 und 271:

    C Anwendung von VHDL Wie aus der Ab

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    C Anwendung von VHDL An den Ergebni

  • Seite 274 und 275:

    276 © G. Lehmann/B. Wunder/M. Selz

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    1 Packages 1.1 Das Package standard

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    D Anhang Prüfwert good deklariert.

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    D Anhang Dieser Logiktyp, davon abg

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    D Anhang p To_X01Z für Operanden v

  • Seite 284 und 285:

    D Anhang Ein weiteres Beispiel zeig

  • Seite 286 und 287:

    2 VHDL-Übungsbeispiele Die im folg

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    D Anhang 2.1.3 Verhaltensmodellieru

  • Seite 290 und 291:

    D Anhang dierer geschaltet werden.

  • Seite 292 und 293:

    D Anhang Erstellen eines Package Zu

  • Seite 294 und 295:

    D Anhang Anruf Ansage_fertig Timer_

  • Seite 296 und 297:

    3 VHDL-Gremien und Informationsquel

  • Seite 298 und 299:

    D Anhang Problemstellungen aus dem

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    D Anhang 3.6 VHDL Initiative Toward

  • Seite 302 und 303:

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    Literatur [BIL 93] W. Billowitch: "

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    Literatur [MER 93] J. P. Mermet: "F

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    310 © G. Lehmann/B. Wunder/M. Selz

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    Sachverzeichnis Bit-String-Größen

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    Sachverzeichnis line 279 Liste sens

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