3. Übersicht zum µC 8052 - No official entry point - HAW Hamburg

Prof. Dr. J. Reichardt 

Prof. Dr. B. Schwarz UART - CPLD 95108 - C 8052 

3 U bersicht zum üC 8052 ..................................... 3-2 

3.1 Hardware-Architektur.......................................... 3-3 

3.2 Speicherorganisation............................................ 3-7 

3.2.1 Universalregister ............................................... 3-8 

3.2.2 Special Function Register ................................. 3-9 

3.3 Externer Speicher............................................... 3-10 

3.4 Zeitgeber 2 Betriebsarten................................... 3-13 

3.5 Integrierte serielle Schnittstelle ......................... 3-16 

3.5.1 Register der seriellen Schnittstelle................. 3-17 

3.5.2 Abla ufe im Sendebetrieb des Modus 1 .......... 3-19 

3.5.3 Abla ufe im Empfangsbetrieb des Modus 1.... 3-22 

3.6 Aufbau des Assembler-Codes........................... 3-26 

3.7 Befehlsubersicht des –C 8051 Assemblers........ 3-32 

3.8 8052 Interrupt Organisation............................... 3-33 

3.8.1 Interrupt Freigabe und Priorita t....................... 3-33 

3.8.2 Interrupt Flaggen und Ausfuhrung.................. 3-35 

3.8.3 Interrupt Vektoren........................................... 3-37 

3.8.4 Programmbeispiel ........................................... 3-38 

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FACHBEREICH ELEKTROTECHNIK 

UND INFORMATIK 

© B. Schwarz 3-1



3 U bersicht zum üC 8052 

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• Der erste MCS-51 mit 60000 Transistoren wurde von Intel 1980 angekundigt. Eine Vielzahl von neuen Mitgliedern 

wurden der MCS-51 Familie zugefugt, die insbesondere als embedded controllers fur closed-loop Anwendungen 

in geregelten Prozessen mit A/D-Umsetzerschnittstellen entwickelt wurden. Die Verfugbarkeit der 8051- 

Varianten wird durch Zweithersteller (Siemens, Philips, SGS-Thompsen) unterstutzt. 

• Von Siemens z. B. werden in der C500 Familie 20 Varianten mit der folgenden Kernarchitektur angeboten: 

Versionen mit 12/24/40 MHz Taktfrequenz 

Maximal 8 kB ROM Programmspeicher 

256 Byte RAM incl. Funktionsregister 

Vier 8 Bit Ports 

Drei 16 Bit Zeitgeber als up-counter 

Eine universelle synchrone/asynchrone Receiver/Transmitter (USART) Schnittstelle 

Sechs Interruptquellen ( 2 extern/4 intern) mit zwei Prioritatsebenen 

• Der Weltmarkt der 8 Bit Mikrocontroller umfasste 1998 mit 14 Herstellern 5,036 Milliarden US Dollar. Die 

Marktanteile der 16 Bit üCs machten 1998 2,6 Milliarden US Dollar aus. 

• Der auf dem XS95 Board verfugbare üC 8032 ist eine ROM lose Version des Zweitherstellers OKI. Als Programm- 

und Datenspeicher ist ein 32 kB SRAM angeschlossen. Das CPLD XC95108 ist in den Adressbus und die 

SRAM-Ansteuerung eingebunden. 

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3.1 Hardware-Architektur 

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Bild 3-1: Blockdiagramm 

des ü C8052 [9] 

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U bersicht zu den Portpins und Steuersignalen 

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• Port 0: Fur das System mit externem Programmspeicher wird Port 0 als gemultiplexter Daten- und 

Adressbus verwendet (D0-D7 u. A0-A7). 

• Port 1: Die 8 Portpins stehen als I/O Schnittstellen frei zur Verfugung. Es sind keine alternativen Pinfunktio- 

nen zu beachten. Aufgrund der direkten Kopplung des Port 1 mit dem XC95108 CPLD und den herausgefuhrten 

Boardanschlussen sind die Signaltreiberrichtungen im VHDL-Code und Assembler- 

Code aufeinander abzustimmen. 

• Port 2: Die oberen 8 Adressbits (A7-A14) werden uber Port 2 ausgegeben, sodass 32 kB adressierbar sind. 

Alle Pins ko nnen vom CPLD gelesen werden. 

• Port 3: Die Portpins sind mit den Funktionen der Hardwarearchitektur zweifach belegt. In der XS95 Board- 

Anwendung sind folgende Funktionen relevant: 

Bit/Pin-Nr. Name Bit Adresse Funktion 

P3.1/13 TXD B1H Serielle Sendeleitung des 

UART 

P3.6/18 ¬WR B6H Schreibfreigabe fur ext. Datenspeicher 

P3.7/19 ¬RD B7H Lesefreigabe fur ext. Datenspeicher 

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• PSEN: Mit dem Steuersignal Program Store Enable wird der externe Programmspeicher freigegeben. 

U berlicherweise wird der Pin PSEN mit dem Output Enable ( OE) Eingang eines EEPROMs 

verbunden, damit die Programmbytes gelesen werden konnen. Das Signal PSEN wird vom üC wahrend 

des Befehl-Holzyklus auf low getaktet. 

• ALE: Der üC 8051 setzt das Signal Address Latch Enable zum Demultiplexen des Adress- und Datenbusses 

ein. Wenn das Port P0 als Datenbus arbeitet, soll das Signal ALE die unteren 8 Adressbits 

wahrend der ersten Halfte eines Speicherzyklus in ein externes Latch ubernehmen. Danach ist das 

Port P0 frei fur die Daten, die in der zweiten Zyklushalte zum Speicher ubertragen werden. Bei Zugriffen 

auf den Programmspeicher nimmt das Latch die untere Halfte des 16 Bit breiten Programmzahlers 

PCL auf. Im Fall von Datentransfers werden die A0-A7 Leitungen von der unteren Halfte des 

Datapointers DPTR belegt. 

• EA: Ist das Eingangssignal External Access Enable auf high gelegt, wird das Programm bis zu den 

Adressen 1000H bzw. 2000H aus dem internen ROM-Bereich ausgefuhrt. Bei der ROM-losen üC Variante 

8032 des XS95 Boards ist EA mit Masse verbunden, sodass bei der Befehlsabarbeitung automatisch 

die erforderlichen PSEN und ALE Signalverlaufe erzeugt werden. 

• WR: Das Schreibsteuersignal latched die Datenbytes von Port 0 in den externen Datenspeicher. 

• RD: Das Lesesteuersignal gibt die Ausgange des externen Datenspeichers frei, sodass der Datenbus mit 

Speicherbytes belegt wird. 

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Ein-/Ausgabeleitungen Port 1 

Bild 3-2: Quasi-bidirektionale Ein/Ausgabeleitung von Port P1 [11] 

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• Quasibidirektionale Datenubertragung ohne Tri- 

State Zustand. Ausgangs-High-Pegel werden durch 

einen internen Pull-up Widerstand (40 kW) erzeugt. 

• Bei Dateneingabe muss im Latch eine “1– stehen, 

damit mit Q = 0 der Feldeffekt-Transistor 

hochohmig wird. Ein Systemreset setzt alle Portlatches, 

sodass die Anschlusse als Eingange wirken konnen. 

Mit SETB P1.i lassen sich einzelne Eingangsleitungen 

gezielt vorbereiten. Mit MOV P1,#0FFH wird 

das Port 1 komplett zum Eingang. Datentransferbefehle 

(z. B. MOV C,P1) lesen den Pin. Read-modifywrite 

Instruktionen lesen den Latchausgang. 

• Aufgrund eines Ausgabebefehls CLR P1.3 ubernimmt 

das Latch die “0–. Der Ausgang Q = 1 schaltet den 

FET durch und der Pin wird uber 150 W mit Masse 

verbunden. Um Kurzschlusse zu vermeiden, darf dies 

nicht bei Portpins erfolgen, die als Eingange verwendet 

werden. 

© B. Schwarz 3-6



3.2 Speicherorganisation 

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Bild 3-3: Adressierbarer Speicherbereich 

der ü C 805x Derivate 

[11]. 

• Die üC 805x haben separate Adressraume fur Programmcode (ROM) und Datenspeicher (RAM). Fur Programmcode 

werden 64 kB unterstutzt, die untersten 4 kB bzw. 8 kB sind auf dem Chip, der Rest ist extern. Zusatzlich 

zum on-chip RAM werden 64 kB externer Datenspeicherbereich unterstutzt 

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3.2.1 Universalregister 

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• Der untere Block des internen RAMs ist in drei Bereiche gegliedert, die direkt oder indirekt adressierbar sind: 

4 Registerbanke a 8 Register (R0 ” R7), einen auch bitweise adressierbaren Abschnitt mit 16 Byte und einen 80 

Byte tiefen RAM Bereich. 

• Nach einem Reset sind die unteren 8 Register an den Adressen 00H-07H verfugbar. In 1-Byte MOV-Befehlen 

werden die Register mit Ri angesprochen. Die Wahl der Registerbanke kann im Program Status Word (PSW 

im Special function Register) mit zwei Bits PSW.3 u. PSW.4 verandert werden. Alle 32 Register lassen sich auch 

durch ihre Adresse ansprechen, wobei jedoch 2-Byte Befehle beno tigt werden. 

• 128 bitadressierbare Speicherplatze liegen zwischen den Byteadressen 20H und 2FH. Diese Bits lassen sich mit 

Befehlen direkt manipulieren (SETB 2BH). Die oberen 80 Byte liegen zwischen 30H bis 7FH. 

• Die 128 Byte der oberen Halfte des internen Datenspeicherbereiches ist nur indirekt adressierbar (80H ” FFH). 

Diese Einschrankung ist erforderlich, da unter den gleichen Adressen die nur direkt adressierbaren 128 Byte 

des Special Function Registers angesprochen werden. 

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3.2.2 Special Function Register 

Bild 3-4: Interner RAM-Bereich des ü C 8051 [9] 

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Die 128 Byte Special Function Register enthalten 

Statusregister und die Steuerregister fur die integrierten 

Peripheriefunktionen. Diese Register sind 

nur direkt bzw. auch bitadressierbar. 

• ACC Accumulator 

• PSW Program Statusword 

• IP Interrupt Priority 

• Pi Port Register 

• IE Interrupt Enable 

• DPTR Data Pointer 

• SP Stack Pointer 

Serial Interface: 

• SBUF Serial Data Buffer 

• SCON Serial Port Control 

Timer 2: 

• T2CON Control Register (Adresse C8HEX) 

• RC2L Reload Register Low Byte (CA HEX) 

• RC2H Reload Register High Byte (CB HEX) 

• TL2 Timer 2 Value Reg. Low Byte (CD HEX) 

• TH2 Timer 2 Value Reg. High Byte (CC HEX) 

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3.3 Externer Speicher 

WR WE 

RD 

Bild 3-5: Anschluss des externen Programm und Datenspeichers [9] 

SRAM 

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• Das XS95-Board bietet einen 32 kB 

SRAM Speicher gemeinsamen fur den 

Programm- und den Datenbereich. 

• Das Signal PSEN wird zum Lesen 

von Befehlen und das Signal RD zum 

Lesen von Daten angesteuert. Damit 

beide Zugriffe des Controllers alternativ 

wirksam werden konnen, wird der 

OE Eingang des SRAMs uber ein 

UND-Gatter mit den Steuersignalen 

verbunden (vgl. Bild 3-6). 

• Das haufig angegebene Adress-Latch ist 

durch ein flankengesteuertes Register zu ersetzen, 

damit ein durchgangig synchrones 

System entsteht (vgl. Bild 3-6). Fur 

diese Koppelfunktionen ist im VHDL- 

Design eine separate Komponente vorzusehen, 

die ALE als Clock-Enable nutzt (vgl. 

Bild 3-7). 

© B. Schwarz 3-10



CLK 

RESET 

CPLD XC95108 

P9 P10 P21 

P46 P45 P10 

RESET 

8 

8 

CLK 

P70 

P13 

P32 

P20 

P62 

P65 

XTAL1 

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üC 8052 

SRAM 

Bild 3-6: Hardware-Interfacing zwischen den Komponenten des XS95-Boards. Ansteuerung des externen SRAMs. 

P12 

P32 

P19 

P33 

P18 

RST 

TXD P3.1 

PSEN 

RD P3.7 

ALE 

A0/D0 ” A7/D7 P0.0 ” P0.7 

P24-31 

A8 -A15 P2.0 ” P2.7 

WR P3.6 

WE 

A8 -A15 

D0 ” D7 

A0 ” A7 

OE 

CE 

© B. Schwarz 3-11



Bild 3-7: Timing zu einem Befehlsabruf aus einem externen Programmspeicher [11]. 

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© B. Schwarz 3-12



3.4 Zeitgeber 2 Betriebsarten 

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• Der Zeitgeber 2 ist ein 16-Bit Zeitgeber/Zahler der als Zeitgeber oder Zahler arbeitet. Drei Betriebsmodi sind 

wahlbar: 

‚ 16-Bit nachladbarer Frequenzteiler (inkrem. oder dekrem.) erzeugt periodische Interrupts (auto-reload) 

‚ Auslesen des 16-Bit Zahlerstandes bei einem bestimmten Ereignis: Zeitintervallmessung (capture mode) 

‚ Baudratengenerator fur die serielle Schnittstelle (UART) 

• Die Betriebsmodi werden uber Bits des Special Function Register angewahlt SFR T2CON (C8HEX ): 

• RCLK (Receive Clock Enable) = 1: Die serielle Schnittstelle nutzt die U berlaufpulse des Zeitgebers 2 als Empfangertaktsignal 

(UART Betriebsmodi 1 und 3). 

• TCLK (Transmit Clock Enable) = 1: Die serielle Schnittstelle nutzt die U berlaufpulse des Zeitgebers 2 als Sendertaktsignal 

(UART Betriebsmodi 1 und 3). 

• TR2 (Start/Stop Control) = 1: Der Zeitgeber 2 wird gestartet. 

• C/ T2 (Zeitgeber or Counter select): C/ T2 = 0 Freigabe der Zeitgeberfunktion (interner Takt = Quarz/12). 

C/ T2 =1 Freigabe der Ereigniszahlerfunktion (nega. Flanke) 

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Timer overflow 

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Bild 3-8: Zeitgeber 2 als Baudraten-Generator fu r den Receiver RX und den Transmitter TX des UART [11] . 

© B. Schwarz 3-14



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• Der Zeitgeber 2 wird durch Setzen der Bits TCLK und/oder RCLK im SFR Register T2CON als Baudratengenerator 

angewahlt (MOV T2CON,#10H;). In diesem Betriebsmodus des Zeitgebers 2 verursacht ein U berlauf 

des Zahlerregisters TH2 ein Nachladen der Zahlerregister TH2 und TL2 mit den Inhalten der Vorladeregister 

RC2H und RC2L, die vom Anwender beschrieben werden (MOV RC2H,#0FEH; MOV RC2L,#0C8H;). 

• Die Baudrate der seriellen Schnittstelle (Betriebsmodi 1 und 3) wird durch die U berlaufrate des Zeitgebers 2 

nach folgendem Zusammenhang bestimmt: 

Modi 1, 3 Baudrate = (Zeitgeber 2 U berlaufrate)/16 

• Die Zahlerregister (T2H,T2L) des Zeitgebers 2 werden im Betrieb als Baudratengenerator mit jedem Zustandswechsel 

Si fi Si+1 inkrementiert (fOSC /2). Die Zeitgeber 2 U berlaufrate bestimmt sich deshalb zu: 

Zeitgeber 2 U berlaufrate = (fOSC /2)/(2 16 -(RC2H, RC2L) 

Darin ist (RC2H, RC2L) der Inhalt der Nachladeregister RC2H and RC2L als 16-Bit Integerwert. 

• In diesem Betriebsmodus wird das Zeitgeberuberlaufflag TF2 bei einem U berlauf des TH2 Registers nicht gesetzt 

uns es wird kein Interrupt erzeugt. Deshalb muss der Interrupt des Zeitgebers 2 auch nicht disabled werden 

(Bit mit Index 5 im SFR Register IE: ET2). 

• Es ist zu beachten, dass die Zahlerregister TH2 und TL2 nicht gelesen oder beschrieben werden sollen, wenn 

der Zeitgeber eingeschaltet ist (TR2 =1). Die Nachladeregister RC2x durfen im laufenden Betrieb gelesen werden, 

sollten aber nicht beschrieben werden, da der Zugriff zeitgleich mit einem U berlauf-Nachladevorgang erfolgen 

konnte. Turn Zeitgeber 2 off ( CLR TR2;) before accessing the Zeitgeber 2 or RC2x registers. 

© B. Schwarz 3-15



3.5 Integrierte serielle Schnittstelle 

internal üC 8 bit bus 

Bild 3-9: Blockdiagramm des ü C-UART [9] 

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• Vollduplex-Modus: Senden und Empfangen 

ist gleichzeitig mo glich. 

• Die Empfangerhardware ist doppelt gepuffert 

(double buffered): Der empfangene Datenrahmen 

wird zum Lesen gespeichert, wahrend ein 

neuer Datenrahmen empfangen wird. Der gespeicherte 

Datenrahmen muss gelesen worden 

sein, bevor der zweite Rahmen komplett ist. 

• Der Zugriff auf das Sende- und das Empfangsregister 

erfolgt uber das gleiche SFR Register: 

SBUF Register (Adresse 99HEX). 

• Ein Schreibvorgang auf das SBUF Register 

ladt den Sendespeicher und startet automatisch 

den Sendevorgang. 

• Ein eintreffendes Startbit lost mit dem High- 

Low-U bergang am RXD-Pin (P3.0) den Empfangsvorgang 

aus. 

© B. Schwarz 3-16



TI 

(SCON.1 

) 

Bild 3-10: Serielles Datenprotokoll und Transmit-Interruptbit [9]. 

3.5.1 Register der seriellen Schnittstelle 

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• Im Betriebsmodus 1 sendet der 

UART einen Datenrahmen mit 10 

Bits: Startbit, 8 Datenbits mit dem 

LSB zuerst und ein Stopbit. 

• Das Steuer- und Statusregister der seriellen Schnittstelle ist das Special Function Register SCON. Dieses Register 

enthalt ausser den Modusbits auch die Interruptbits TI and RI. 

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• SM0,SM1 (Serial port operating mode selection bits): 0 1 Modus 1 - 8-Bit UART mit variabler Baudrate. 

• REN (Enable receiver of serial port): Freigabe des seriellen Empfangs. Muss mit Software gesetzt und ruckgesetzt 

werden. 

• TI (Serial port transmitter interrupt flag): TI wird von der Hardware im Modus 0 am Ende des 8ten Datenbits 

gesetzt. In den anderen Modi wird TI zu Beginn des Stopbits automatisch gesetzt. TI muss von der Software 

gelo scht werden. Durch U berwachung von TI ko nnen zyklische Sendevorgange gesteuert werden. 

• RI (Serial port receiver interrupt flag): RI wird von der Hardware im Modus 0 am Ende des 8ten Datenbits gesetzt. 

In den anderen Modi wird RI in der Mitte des Stopbits automatisch gesetzt. RI muss von der Software 

gelo scht werden. 

• RB8 (Serial port receiver bit 9): Im Modus 1 ist RB8 das empfangene Stopbit. In den Modi 2 und 3 ist RB8 das 

9te Datenbit, das empfangen wurde. 

© B. Schwarz 3-18



3.5.2 Ablaufe im Sendebetrieb des Modus 1 

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• 10 Bits werden uber TXD gesendet oder uber RXD empfangen: Ein Startbit (Low), 8 Datenbits (LSB zuerst) 

und ein Stopbit (High). Beim Empfang geht das Stopbit ins RB8 Bit des SCON Registers. Die Baudrate wird 

von der U berlaufrate des Zeitgebers 1 (Empfang) oder von der des Zeitgebers 2 (Senden) bestimmt, oder von 

beiden, falls im Vollduplexbetrieb gearbeitet wird. Das Timing des Sendebetriebs ist in Bild 3-11 dargestellt. 

Ein vereinfachtes Blockdiagramm des UART-Senders zeigt Bild 3-12. 

• Der Sendevorgang wird von einem Assembler-Befehl gestartet, der das SBUF (send buffer) Register als Ziel benutzt. 

Das –Write to SBUF’ Signal ladt ein Stopbit (‘1‘) in die 9te Sende-Schieberegisterposition und signalisiert 

der Sendesteuerung TX am Start-Eingang, dass eine U bertragung angefordert wird. 

• Der Sendevorgang beginnt mit dem nachsten U berlauf des Modulo 16 Zahlers (divide-by-16 counter), der mit 

der Zeitgeber 2 U berlaufrate getaktet wird. Das U berlaufsignal TX Clock erzeugt den Pegelwechsel von 

SEND. Die Pulse der Datenbits sind also auf den Modulo 16 Zahlerausgang und nicht auf das –Write to 

SBUF’ Signal synchronisiert. 

• Die U bertragung startet mit der Aktivierung des Signals SEND, das das Startbit (Low) an den TXD-Ausgang 

bringt. Eine Pulsbreite spater wird das Steuersignal DATA aktiv, sodass das Ausgangsbit D0 des Sendeschieberegisters 

an den Sendeausgang TXD gelangt. Mit dem nachsten TX Clock U berlaufsignal erscheint der erste 

Schiebeimpuls Shift und das nachste Bit D1 wird ubertragen. 

• Wahrend die Datenbits Di aus dem Senderegister SBUF rechts herausgeschoben werden, nimmt das SBUF Register 

von links Nullen (D = —0—) auf. Wenn das MSB (D7) des Datenbytes am Ausgang des Schieberegisters 

SBUF erscheint, steht die zu Beginn in die 9te Position geladene —1— links vom MSB eine Position vor dem Ausgang. 

Alle 6 SBUF-Bits links davon sind mit —0— besetzt. 

© B. Schwarz 3-19



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• Aufgrund dieser Bedingung signalisiert der Zero Detector an die Sendesteuerung TX, dass nur noch ein letzter 

Schiebevorgang (8ter) zu erfolgen hat. Dieser tritt auf mit dem 10ten U berlauf (TX Clock) des Modulo 16 Zahlers 

nach Aktivierung des –Write to SBUF– Pulses. Damit wird dann das Stopbit —1—zum Ausgang TXD geschoben, 

was vom TI Signal angezeigt wird. Der nachste (11te) Schiebeimpuls Shift deaktiviert SEND und DATA, 

sodass eine —1— am TXD Ausgang erhalten bleibt. 

Bild 3-11: Timing des Sendevorgangs der seriellen Schnittstelle im Betriebsmodus 1 [11] 

© B. Schwarz 3-20



Bild 3-12: Blockdiagramm der Senderkomponente des UART im Betriebsmodus 1 [11] 

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© B. Schwarz 3-21



3.5.3 Ablaufe im Empfangsbetrieb des Modus 1 

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• Die Empfangskomponente erhalt im Betriebsmodus 1 die U berlaufrate des Zeitgebers 2 als Taktsignal, das einen 

Modulo 16 Zahler taktet, der mit seinem U berlauf entsprechend der Senderbaudrate die RX Clock Pulse 

liefert (vgl. Bild 3-13; Bild 3-14). 

• Ein 1 ” 0 ” U bergang am Dateneingang RXD startet den Empfangsvorgang. Zu diesem Zweck wird der Eingang 

mit einer Frequenz abgetastet, die dem 16fachen der Sender-Baudrate entspricht. Nachdem dem Start Eingang 

der Empfangssteuerung ein Signalubergang (Startbit) signalisiert wurde, erfolgt unmittelbar ein Reset des Modulo 

16 Zahlers und der Wert 1FFHex wird ins 9 Bit breite Empfangsschieberegister geladen. Mit dem erkannten 

Beginn des Startbits ist der Empfanger auf den Senderbitstrom synchronisiert worden. 

• Die 16 Zahlzustande des Modulo 16 Zahlers teilen die Pulsbreite der empfangenen Datenbits in 16tel. In den 

Zahlzustanden 7, 8 und 9 tastet der Bit Detector die Pegel am RXD Eingang ab. Derjenige Pegel wird danach 

als Datenbit akzeptiert und von rechts nach links ins Schieberegister aufgenommen, der mindestens zweimal 

erkannt wurde. Diese Majoritatsauswahl dient der Rauschunterdruckung. 

• Wenn zu Beginn nach dem 1 ” 0 U bergang vom Bit Detector kein Low-Pegel festgestellt wird, dann geht die 

Empfangsschaltung zuruck in den Anfangszustand, in dem das Polling des 1 ” 0 U berganges erfolgt. Mit diesem 

Schritt werden falsche Startbits eliminiert. Liegt ein korrektes Startbit vor, dann wird dieses von rechts ins 

Schieberegister getaktet und der Empfang des restlichen Rahmens schreitet fort. 

© B. Schwarz 3-22



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• Wahrend die Datenbits von rechts geladen werden, erscheinen —1—sen am linken Schieberegisterausgang. Sobald 

das Startbit (—0—) dort erscheint, wird der Empfangssteuerung (RX Control) signalisiert, nur noch einen weiteren 

Schiebevorgang (10tes Shift)) durchzufuhren, das Empfangspufferregister SBUF sowie RB8 im SCON mit 

—1—zu laden und das Empfangsinterruptbit RI zusetzen. 

• Das Signal zum Laden des SBUF Registers und des RB8 Bits im sowie zum Setzen des RI Bits wird nur dann 

generiert, wenn zum Zeitpunkt des letzten Shift Pulses die beiden folgenden Bedingungen erfullt sind: 

1) RI = 0 ; RI muss nach dem letzten empfangenen Byte durch die Software gelo scht worden sein. 

2) Das empfangene Stopbit ist ‘1‘. 

• Wenn eine der Bedingungen nicht erfullt ist, geht der empfangene Rahmen unwiederbringbar. Sofern beide 

Bedingungen erfullt sind, ubernimmt RB8 das Stopbit, das Datenbyte geht uber in SBUF und RI wird aktiviert. 

Unabhangig davon, ob die Bedingungen erfullt sind, wechselt die Empfangsschaltung in den Anfangszustand, in 

dem das Polling des 1 ” 0 U berganges am RXD Eingang erfolgt. 

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Bild 3-13: Timing des Empfangsvorgangs der seriellen Schnittstelle im Betriebsmodus 1 [11] 

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© B. Schwarz 3-24



Bild 3-14: Blockdiagramm der Empfangerkomponente des UART im Betriebsmodus 1 [11] 

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© B. Schwarz 3-25



3.6 Aufbau des Assembler-Codes 

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• Es wird empfohlen, den Assembler-Code mit einem konsistenten Aufbau zu entwerfen, gerade auch dann wenn 

der Code schrittweise entwickelt wird. Generell sollten die Abschnitte des Codes in folgender Reihenfolge angeordnet 

sein: 

Code-Segment- und Daten-Segment-Deklarationen fur die verschiedenen Speicherbereiche: 

DATA interner Speicher adressierbar mit direkter Adressierung (00Hex ” 7F Hex) 

IDATA interner Speicher adressierbar mit indirekter Adressierung (00Hex ” 7F Hex), 

(00Hex ” FFHex) im üC 8052 

XDATA externer Datenbereich 

Equate Direktiven fur Symbole und Konstanten 

Code Segment mit: 

v Initialisierung der Peripheriekomponenten (z. B. T2CON, SCON) 

v Hauptprogramm 

v Subroutinen 

v Daten-Konstantendefinitionen (DB Define Byte und DW Define Word) 

Code-Abschnitt mit Interrupt-Serviceroutinen 

END Direktive 

© B. Schwarz 3-26



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• Code- und Datensegmente sind separiert, da der Code in vielen Fallen mit ROMs oder EEPROMs gespeichert 

wird und Daten in RAM-Speichern immer gelesen und geschrieben werden. Hinzu kommt, dass der Mikrocontroller 

verschiedene RAM-Bereiche fur Daten zur Verfugung stellt, die bei der Adressierung unterschieden 

werden mussen. 

• Datenkonstanten und Strings, die durch DB und DW Direktiven definiert sind geho ren zum Codesegment, da 

diese als nicht veranderbare Daten zum Assembler-Instruktionen eines Programms geho ren. 

© B. Schwarz 3-27



Simple Source Code Template for A51 Assembler 

$NOMOD51 ; disable predefined 8051 registers 

$INCLUDE (REG52.INC) ; include CPU definition file (for example, 8052) 

;------------------------------------------------------------------------------------------------------ 

;Segment and variable declarations 

;DATA SEGMENT--Reserves space in DATA RAM 

;The internal data space accessible by direct addressing : 00 HEX ” 7F HEX 

;-----------------------------------------------------------------------------data_seg_name 

SEGMENT DATA ; relocatable segment for DATA RAM. 

RSEG data_seg_name ; switch to this data segment 

data_variable: DS 1 ; reserve 1 Bytes for data_variable 

data_variable1: DS 2 ; reserve 2 Bytes for data_variable1 

;------------------------------------------------------------------------------------------------------ 

;IDATA SEGMENT--Reserves space in IDATA RAM 

;The entire internal data space accessible by indirect addressing: 00 HEX ” 7F HEX, 

; 00 HEX ” FF HEX on the 8052 

;-----------------------------------------------------------------------------idata_seg_name 

SEGMENT IDATA ; relocatable segment for DATA RAM. 

RSEG idata_seg_name ; switch to this data segment 

idata_variable: DS 1 ; reserve 1 Bytes for idata_variable 

idata_variable1: DS 2 ; reserve 2 Bytes for idata_variable1 

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© B. Schwarz 3-28



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;------------------------------------------------------------------------------ 

; XDATA SEGMENT--Reserves space in XDATA RAM The external data space 

;-----------------------------------------------------------------------------xdata_seg_name 

SEGMENT XDATA ; relocatable segment for XDATA RAM 

RSEG xdata_seg_name ; switch to this xdata segment 

xdata_variable: DS 1 ; reserve 1 Bytes for xdata_variable 

xdata_array: DS 500 ; reserve 500 Bytes for xdata_array 

;------------------------------------------------------------------------------- 

; ABSOLUTE XDATA SEGMENT--Reserves space in XDATA RAM at absolute addresses. 

; ABSOLUTE segments are useful for memory mapped I/O ( address bus is connected to other devices) 

;------------------------------------------------------------------------------ 

XSEG AT 8000H ; switch absolute XDATA segment @ 8000H 

XIO: DS 1 ; reserve 1 Bytes for XIO port 

XCONFIG: DS 1 ; reserve 1 Bytes for XCONFIG port 

;------------------------------------------------------------------------------ 

; BIT SEGMENT--Reserves space in BIT RAM 

;The bit space; overlapping byte locations 20 HEX ” 2F HEX of the internal data space 

;-----------------------------------------------------------------------------bit_seg_name 

SEGMENT BIT ; segment for BIT RAM. 

RSEG bit_seg_name ; switch to this bit segment 

bit_variable: DBIT1 ; reserve 1 Bit for bit_variable 

bit_variable1: DBIT4 ; reserve 4 Bits for bit_variable 

© B. Schwarz 3-29



;------------------------------------------------------------------------------ 

; Add constant (typeless) numbers here. 

;-----------------------------------------------------------------------------typeless_number 

EQU 0EDH ; assign 0ED HEX 

typeless_num1 EQU typeless_number - 8 ; evaluate typeless_num1 

;------------------------------------------------------------------------------ 

; Provide an LJMP to start at the reset address (address 0) in the main module. 

; After a reset the program counter PC is loaded with 0000HEX . 

;------------------------------------------------------------------------------ 

CSEG AT 0 ; absolute Segment at Address 0 

LJMP start ; reset location (jump to start) 

;------------------------------------------------------------------------------ 

; CODE SEGMENT--Reserves space in CODE ROM for assembler instructions. 

;-----------------------------------------------------------------------------code_seg_name 

SEGMENT CODE 

RSEG code_seg_name ; switch to this code segment 

;------------------------------------------------------------------------------ 

; Insert your assembly program here. Note, the code below is non-functional. 

;-----------------------------------------------------------------------------start: 

ORL IE,#82H ; enable interrupt system (Zeitgeber 0) 

SETB TR0 ; enable Zeitgeber 0 

repeat_label: MOV A,data_symbol; 

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© B. Schwarz 3-30



ADD A,code_table; direct addressing 

CALL code_symbol 

MOV DPTR,#xdata_symbol 

MOVX A,@DPTR 

MOV R1,A 

PUSH AR1 

CALL sub_routine1 

POP AR1 

ADD A,R1 

JMP repeat_label; end of main program body 

; 

code_entry: CALL 

RET 

code_symbol 

sub_routine1: NOP 

RET 

; Data constants in program storage space 

code_table: DB typeless_number 

DB —string‘,‘c‘,‘h‘,00H 

;------------------------------------------------------------------------------ 

; The END directive is ALWAYS required. 

;------------------------------------------------------------------------------ 

END ; End Of File 

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© B. Schwarz 3-31



3.7 Befehlsubersicht des üC 8051 Assemblers 

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Mnemonic Description Mnemonic Description Mnemonic Description 

Arithmetic Operations 

ADD A,source 

ADD A,#data 

ADDC A,#source 

ADDC A,#data 

SUBB A,source 

SUBB A,#data 

INC A 

INC source 

DEC A 

DEC source 

INC DPTR 

MUL AB 

DIV AB 

DA A 

Logical Operations 

ANL A,source 

ANL A,#data 

ANL direct,A 

ANL direct,#data 

ORL A,source 

QRL A,#data 

OAL direct,A 

ORL direct,#data 

XRL A,source 

XRL A,#data 

XRL direct,A 

XRL direct,#data 

CLR A 

CPL A 

RL A 

RLC A 

RR A 

RRC A 

SWAP A 

add source to A 

add with carry 

subtract from A 

with borrow 

increment 

decrement 

increment DPTR 

multiply A & B 

divide A by B 

decimal adjust A 

logical AND 

logical OR 

logical XOR 

clear A 

complement 

rotate A Ieft 

through C 

rotate A right 

through C 

swap nibbles 

Data Transfer 

Operations 

MOV A,source 

MOV A,#data 

MOV dest,A 

MOV dest,source 

MOV dest,#data 

MOV DPTR,#datal6 

MOVC A,@A+DPTR 

MOVC A,@A+PC 

MCVX A,@Ri 

MOVX A,@DPTR 

MOVX @Ri,A 

MOVX @DPTR,A 

PUSH direct 

POP direct 

XCH A,source 

XCHD A,@Ri 

Boolean Variable 

Manipulation 

CLR C 

CLR bit 

SETB C 

SETB bit 

CPL C 

CPL bit 

ANL C,bit 

ANL C,/bit 

ORL C,bit 

ORL C,/bit 

MOV C,bit 

MOV bit,C 

JC rel 

JNC rel 

move source 

to destination 

move from code memory 

move from data memory 

push onto stack 

pop from stack 

exchange bytes 

exchange low order digits 

clear bit 

set bit 

complement bit 

AND bit with C 

AND NOT bit with C 

OR bit with C 

OR NOT bit with C 

move bit 

jump if C set 

jump if C not set 

JB bit,rel 

JNB bit,rel 

JBC bit,rel 

Program Branching 

ACALL addr11 

LCALL addr16 

RET 

RETI 

AJMP addr11 

LJMP addr16 

SJMP rel 

JMP @A+DPTR 

JZ rel 

JNZ rel 

CJNE A,direct,rel 

CJNE A,#data,rel 

CJNE Rn,#data,rel 

CJNE @Rn,#data,rel 

DJNZ Rn, rel 

DJNZ direct,rel 

NOP 

jump if bit set 

if bit not set 

jump if bit set then clear 

call subroutine 

return from subroutine 

return from interrupt 

jump 

jump if A = 0 

jump if A not = 0 

compare and jump if not 

equal 

decrement and jump if not 

zero 

no operation 

LEGEND 

Rn register addressing using RO R7 

direct 8-bit internal address (OOH-FFH) 

@Ri indirect addressing using RO or R1 

source any of [Rn,direct,@Rn] 

dest any of [Rn,direct,@Rn] 

#data 8-bit constant included in instr. 

#data 16 16-bit constant 

bit 8-bit direct address of bit 

Rel signed 8-bit offset 

addr11 11-bit address in current 2k page 

addrl6 16-bit address 

© B. Schwarz 3-32



3.8 8052 Interrupt Organisation 

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Sechs Interruptquellen stehen zur Verfugung: zwei externe Interrupts, drei Timer-Interrupts und der Interrupt 

der seriellen Schnittstelle. 

Alle Interrupts sind nach dem Systemreset inaktiv und mussen einzeln freigegeben werden (Register IE 0A8Hex) 

3.8.1 Interrupt Freigabe und Prioritat 

Jede Interruptquelle muss jeweils separat mit einem speziellen Freigabebit des Interrupt Enable (IE) Registers im 

SFR aktiviert werden. Zusatzlich ist ein globales Freigabebit EA (IE.7) zu beachten, mit dem alle Interrupts freigeschaltet 

werden. 

Bit Symbol Bitadresse Beschreibung: 1 gesetzt = Interrupt aktiv 

IE.0 EX0 A8H Externer 0 Interrupt, P3.2 low aktiv (B2H) 

IE.1 ET0 A9H Timer 0 Interrupt 

IE.2 EX1 AAH Externer 1 Interrupt, P3.3 low aktiv (B3H) 

IE.3 ET1 ABH Timer 1 Interrupt 

IE.4 ES ACH Interruptquellen des DUART (TI und RI) 

IE.5 ET2 ADH Timer 2 Interupt 

IE.6 - AEH Nicht definiert 

IE.7 EA AFH Globale Freigabe fur alle Interrupts 

Zwei Bits mussen fur jeden Interrupt 

gesetzt werden: 

;Im jeweiligen Programmabschnitt 

SETB ES ; Freigabe des DUART 

SETB EA ; Allgemeine Freigabe 

; oder 

MOV IE,#10010000; Initialisierung 

© B. Schwarz 3-33



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Jedem Interrupt kann individuell eine von zwei Anforderungsprioritaten zugeordnet werden. Diese Rangfolge 

erlaubt es einem Interrupt der Prioritat 1 eine laufende Interrupt Service Routine (ISR) der Prioritat 0 zu unterbrechen. 

Die Bearbeitung der unterbrochenen ISR wird erst fortgesetzt, wenn die Behandlung des Interrupts mit 

der Priortat 1 abgeschlossen ist. Die Bearbeitung des Hauprogramms wird erst nach Abschluss beider ISRs wieder 

aufgenommen. 

Die Interrupt Prioritaten werden uber das bitadressierbare Register IP an der Adresse 0B8Hex des Special Function 

Registers (SFR) gesteuert: 

Bit Symbol Bitadresse Beschreibung: 1 gesetzt = ho here Prioritat 

IP.0 PX0 B8H Externer 0 Interrupt, P3.2 low aktiv (B2H) 

IP.1 PT0 B9H Timer 0 Interrupt 

IP.2 PX1 BAH Externer 1 Interrupt, P3.3 low aktiv (B3H) 

IP.3 PT1 BBH Timer 1 Interrupt 

IP.4 PS BCH Interruptquellen des DUART (TI und RI) 

IP.5 PT2 BDH Timer 2 Interupt 

IP.6 - - Nicht definiert 

IP.7 - - Nicht definiert 

Wenn zwei Interrupts der gleichen 

Prioritatsebene gleichzeitig 

auftreten, dann wird uber eine 

festgelegte sogenannte Polling 

Sequenz entschieden welcher Interrupt 

als erster bedient wird: 

Extern 0, Timer 0, Extern 1, 

Timer 1, DUART, Timer 2 

© B. Schwarz 3-34



3.8.2 Interrupt Flaggen und Ausfuhrung 

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Zu jedem Interrupt geho rt eine Flagge, die gesetzt wird, wenn das zugeho rige Ereignis in der Peripheriekomponente 

oder an dem extenen Anschluss aufgetreten ist. Unabhangig von der jeweiligen Interruptfreigabe (IE Programmierung) 

sind die Flaggen durch die Software lesbar (z.B. JB TI, Label). 

Ein Interrupt des DUART resultiert aus der ODER-Verknupfung des Empfangs- (Receive RI) mit dem Sendeinterrupt 

(Transmit TI). Interrrupts des Timer 2 werden durch einen Timer-U berlauf mit TF2 oder ein externes 

Eingangsbit EXF2 erzeugt. 

Interrupt Flagge SFR Register und Bitposition 

Extern 0 IE0 TCON.1 (timer control reg. 88Hex) 

Extern 1 IE1 TCON.3 

Timer 1 TF1 TCON.7 

Timer 0 TF0 TCON.5 

DUART TI SCON.1 

DUART RI SCON.0 

Timer 2 TF2 T2CON.7 (8052) 

Timer 2 EXF2 TECON.6 

© B. Schwarz 3-35



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Wenn ein Interrupt auftritt, den die CPU akzeptiert, wird die Bearbeitung des Hauptprogrammes unterbrochen 

und folgende Schritte werden vom üC automatisch durchgefuhrt: 

Die momentane Befehlsbearbeitung wird zu Ende gefuhrt. 

Der Programmzahlerstand (Progam Counter PC) wird auf den Stack (interner RAM-Bereich) gespeichert. 

Der aktuelle Interruptstatus wird intern gespeichert. 

Alle Interrupts mit gleicher Prioritat werden blockiert. 

Der Programmzahler PC wird mit der speziellen Vektoradresse des jeweiligen Interrupts geladen. 

Die Interrupt Service Routine ISR wird ausgefuhrt. Die Interrupt Flaggen des Timer 2 und des DUART mussen 

von der Anwendersoftware zuruckgesetzt werden. 

Die ISR wird mit einem RETI Befehl abgeschlossen. 

Der alte PC Stand wird aus dem Stack gelesen und der vorherige Interruptstatus wird restauriert. 

© B. Schwarz 3-36



3.8.3 Interrupt Vektoren 

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Wenn ein Interrupt akzeptiert ist (Prioritat hoher als ein ggf. aktiver Interrupt), wird ein sogenannter Interrupt 

Vektor in den PC geladen. 

Dieser Vektor ist die festgelegte Anfangsadresse einer ISR, die der jeweiligen Interruptquelle zugeordnet ist. 

Interrupt Flagge Vektor Adresse 

System Reset RST 0000H 

Extern 0 IE0 0003H 

Timer 0 TF0 000BH 

Extern 1 IE1 0013H 

Timer 1 TF1 001BH 

DUART TI oder RI 0023H 

Timer 2 TF2 oder EXF2 002BH 

Fur die einzelnen Interrrupts stehen also im unteren 

Programmspeicherbereich 8 Byte pro Quelle fur jede 

ISR zur Verfugung. 

Aufgrund dieses geringen Speicherberumfanges, enpfiehlt 

es sich, an der jeweiligen Stelle nur einen 

Sprungbefehl zu platzieren, der mit seinem Label auf 

den tatsachlichen ersten Befehl einer ISR zeigt. 

Um diesen unteren Programmspeicherbereich nicht mit dem Hauptprogramm zu belegen, sollte nach einem Reset, 

der den PC auf die Adresse 0000H setzt, nur ein Sprungbefehl z.B. LJUMP 0030H ausgefuhrt werden. 

© B. Schwarz 3-37



3.8.4 Programmbeispiel 

CSEG at 0; Code segment 

ORG 0000H 

LJMP MAIN ;Reset entry point 

ORG 000BH 

LJMP TI0ISR 

ORG 0023H 

LJMP DUATISR 

ORG 002BH 

LJMP TI2ISR 

ORG 0030H ; Above interrupt vectors 

MAIN: MOV T2CON,#010H; Ti. 2 mode 1 , TR2 = 0 

... 

TI0ISR: CPL P1.0 

RETI 

DUATISR: CLR TI 

RETI 

TI2ISR: CLR TF2 

RETI 

END 

haw hamburg 



© B. Schwarz 3-38

3. Übersicht zum µC 8052 - No official entry point - HAW Hamburg

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