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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik ARCHITECTURE strategy_1 OF tb_nand2 IS COMPONENT nand2_socket PORT (input1 : IN STD_LOGIC; END COMPONENT; input2 : IN STD_LOGIC; output : OUT STD_LOGIC); SIGNAL a : STD_LOGIC; SIGNAL b : STD_LOGIC; SIGNAL c : STD_LOGIC; SUBTYPE t2 IS STD_LOGIC_VECTOR(1 TO 2); BEGIN mut : nand2_socket PORT MAP (a, b, c); -- Instanz für NAND-Gatter stimuli_generation : PROCESS BEGIN (a, b)

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik --------------------------------------------------------------- CONFIGURATION tb_nand2_1_cfg OF tb_nand2 IS FOR strategy_1 FOR mut : nand2_socket USE ENTITY work.nand2 (RTL) PORT MAP (input1, END FOR; END FOR; END tb_nand2_1_cfg; input2, output); --------------------------------------------------------------- Alternativ dazu können für die Stimulierzeugung auch mehrere Einzelanweisungen verwendet werden. Dann ist das „Transport-Verzögerungsmodell“ einzusetzen, da sonst durch das „Inertial-Verzögerungsmodell“ die vorhergehenden Signalwechsel gelöscht werden. Beispiel: Modell 2 für die Architektur der Testbench des NAND-Gatters --------------------------------------------------------------------------- ARCHITECTURE strategy_2 OF nand2_tb IS ... BEGIN ... single_step_stimuli_generation : PROCESS BEGIN -- Stimulibeschreibung zum Zeitnullpunkt in einzelnen Anweisungen ... (a,b)

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