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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Simulation von sequentiellen Schaltungen: Für die Simulation von sequentiellen Schaltungen müssen die Testbenches um Takt- und Resetsignale erweitert werden. Für die Erzeugung dieser u.a. Eingangssignale stehen zahlreiche Möglichkeiten zur Verfügung, von denen im folgenden einige aufgezeigt werden. Beispiel: Simulation eines Zählers Modell für einen synchronen 8-Bit-Zähler: ------------------------------------------------------------------------- LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; ENTITY Counter8 IS PORT (RSTn : IN STD_LOGIC; -- Reseteingang END Counter8; CLK : IN STD_LOGIC; -- Takteingang EN : IN STD_LOGIC; -- Freigabeeingang CNTR : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); -- Zählerausgang --------------------------------------------------------------- ARCHITECTURE RTL OF Counter8 IS SIGNAL count : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS (RSTn, CLK) BEGIN IF (RSTn = '0') THEN count

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Testbench für den synchronen 8-Bit-Zähler: ------------------------------------------------------------------------- LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY TB_Counter8 IS END TB_Counter8; --------------------------------------------------------------- ARCHITECTURE BEHAVIORAL OF TB_Counter8 IS CONSTANT HALFCLK : TIME := 50 NS; CONSTANT DELAY : TIME := 30 NS; SIGNAL CLK : STD_LOGIC; SIGNAL RSTn : STD_LOGIC; SIGNAL EN : STD_LOGIC; SIGNAL CNTR : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN -- Instantiierung des Zählers Counter : ENTITY work.Counter8(RTL) PORT MAP (RSTn, CLK, EN, CNTR); -- Erzeugung des Resetsignals durch eine nebenläufige Signalzuweisung RSTn

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