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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik -- Lese Signalname READ (Zeile, Signalname, read_ok); -- Prüfe Lesevorgang ASSERT read_ok REPORT "Lesefehler bei der Datei stimres" SEVERITY warning; -- Prüfe gültige Signalnamen IF ((Signalname = 'a') OR (Signalname = 'b') OR (Signalname = 'c') OR (Signalname = 'r')) THEN -- Lese Leerzeichen READ (Zeile, space); -- Lese Signalwert READ (Zeile, data); -- Lese Leerzeichen READ (Zeile, space); -- Lese Zeit READ (Zeile, Zeit); -- Lege Signalwert an Signal zur angegebenen Zeit CASE Signalname IS WHEN 'a' => a b c r NULL; END CASE; END IF; END LOOP; WAIT; END PROCESS; --------------------------------------------------------------- -- Antworten prüfen und Fehler in die Datei errors schreiben --------------------------------------------------------------- write_errors : PROCESS VARIABLE Zeile: line; VHDL - SIMULATION 109

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik BEGIN WAIT ON r'TRANSACTION; IF (y /= r) THEN WRITE (Zeile, string'("y ist nicht ")); WRITE (Zeile, r); WRITE (Zeile, string'(" zum Zeitpunkt ")); WRITE (Zeile, NOW); -- NOW liefert aktuelle Simulationszeit WRITELINE (errors, Zeile); END IF; END PROCESS; END arch_tb_3pin; -------------------------------------------------------------- CONFIGURATION tb_config OF tb_3pin IS FOR arch_tb_3pin FOR model_under_test: mut_socket USE ENTITY work.and3 (behavioral) ; END FOR; END FOR; END tb_config; -------------------------------------------------------------- VHDL - SIMULATION 110

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