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Hardware-Entwurf mit VHDL

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Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Die Untertypen X01, X01Z, UX01 und UX01Z bilden mehrwertige Logiksysteme, die auf die schwach treibenden Signalwerte und das „don’t care“ verzichten. Die Deklaration des Subtyps std_logic basiert auf der Auflösungsfunktion resolved. Die Auflösung ist über eine Tabelle (vollständige Definition siehe Package) wie folgt definiert: TYPE stdlogic_table IS ARRAY (std_ulogic, std_ulogic) OF std_ulogic; CONSTANT resolution_table : stdlogic_table := ------------------------------------------------------------------------------------------- --- U X 0 1 Z W L H - ------------------------------------------------------------------------------------------- ( ’U’, ’U’, ’U’, ’U’, ’U’, ’U’, ’U’, ’U’, ’U’ ), -- | U | ( ’U’, ’X’, ’X’, ’X’, ’X’, ’X’, ’X’, ’X’, ’X’ ), -- | X | ( ’U’, ’X’, ’0’, ’X’, ’0’, ’0’, ’0’, ’0’, ’X’ ), -- | 0 | ( ’U’, ’X’, ’X’, ’1’, ’1’, ’1’, ’1’, ’1’, ’X’ ), -- | 1 | ( ’U’, ’X’, ’0’, ’1’, ’Z’, ’W’, ’L’, ’H’, ’X’ ), -- | Z | ( ’U’, ’X’, ’0’, ’1’, ’W’, ’W’, ’W’, ’W’, ’X’ ), -- | W| ( ’U’, ’X’, ’0’, ’1’, ’L’, ’W’, ’L’, ’W’, ’X’ ), -- | L | ( ’U’, ’X’, ’0’, ’1’, ’H’, ’W’, ’W’, ’H’, ’X’ ), -- | H | ( ’U’, ’X’, ’X’, ’X’, ’X’, ’X’, ’X’, ’X’, ’X’ )); -- | - | Tabelle 4.1: Tabelle für die Auflösungsfunktion des Datentyps std_logic Logische Operatoren: Für den Basistyp std_ulogic (und damit implizit auch für dessen abgeleitete Typen) sind die folgenden überladenen logischen Operatoren definiert: - and, - nand, - or, - nor, - xor, - xnor, - not. Zu beachten ist, dass die logischen Operatoren nur Ergebnisse vom Subtyp UX01 liefern. WEITERE DATENTYPEN 113

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Konvertierungsfunktionen: - to_bit für Operanden vom Typ std_ulogic - to_bitvector für Operanden vom Typ std_logic_vector und std_ulogic_vector - to_stdulogic für Operanden vom Typ bit - to_stdlogicvector für Operanden vom Typ bit_vector und std_ulogic_vector - to_stdulogicvector für Operanden vom Typ bit_vector und std_logic_vector - to_x01 für Operanden vom Typ bit, bit_vector, std_ulogic und std_ulogic_vector - to_x01z für Operanden vom Typ bit, bit_vector, std_ulogic, std_ulogic_vector, std_logic_vector - to_ux01 für Operanden vom Typ bit, bit_vector, std_ulogic, std_ulogic_vector, std_logic_vector Funktionen für die Detektion von steigenden und fallenden Flanken: - FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN boolean; - FUNCTION falling_edge (SIGNAL s : std_ulogic) RETURN boolean; IEEE Package std_logic_textio: Das Package std_logic_textio der Fa. Synopsys stellt für die Ein- und Ausgabe von typbezogenen Dateien auf Basis des Datentyps std_ulogic eine Reihe überladener Prozeduren zur Verfügung. Das Pakkage befindet sich in der Library ieee. Insbesondere sehr nützlich für das Lesen und Schreiben von hexadezimalen Ziffern basierend auf den Vektortypen std_ulogic_vector und std_logic_vector sind die Prozeduren hread und hwrite. 4.2 Datentypen unsigned und signed Im Rahmen des ergänzenden IEEE 1076.3-Standards wurden die numerischen Datentypen unsigned und signed definiert. Beide Datentypen sind sowohl im Package numeric_std, als auch im Package std_logic_arith der Fa. Synopsys definiert. Beide Packages befinden sich in der Library ieee. Die Datentypen unsigned und signed sind als unbeschränkte Felder vom Typ std_logic definiert: TYPE signed IS ARRAY (natural RANGE < >) OF std_logic; TYPE unsigned IS ARRAY (natural RANGE < >) OF std_logic; Im Vergleich zum Datentyp integer haben die Datentypen unsigned und signed den Vorteil, dass die Wortlänge variabel ist und einzelne Bits angesprochen werden können. Die für diese Datentypen definierten arithmetischen Operatoren folgen der Konvention, dass Objekte vom Typ signed als Zweierkomplementzahlen und Objekte vom Typ unsigned als vorzeichenlose Zahlen behandelt werden. WEITERE DATENTYPEN 114

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