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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Beispiel: SIGNAL b : signed (7 DOWNTO 0); SIGNAL a : unsigned (7 DOWNTO 0); Die erste Deklaration erzeugt ein Objekt mit einem Wertebereich von -128 bis + 127, während bei der zweiten Deklaration der Bereich 0 bis 255 ist. Eine wichtige Randbedingung für die Datentypen unsigned und signed ist, dass Felder stets von links nach rechts gelesen werden. Dabei steht das MSB immer links, unabhängig von der Indizierungsrichtung des Feldes. Aus diesem Grund wird empfohlen, dass die Indizierungsrichtung für diese Typen immer abfallend ist und das LSB immer den Index Null hat. Konvertierungsfunktionen im Package std_logic_arith: Zur Wortlängenanpassung der Datentypen signed und unsigned und zur Umwandlung der Datentypen signed und unsigned in den Basistyp integer oder zur Umwandlung in die vier Typen aus dem Package std_logic_1164 existieren Konvertierungsfunktionen. Die Konvertierungsfunktionen des Package std_logic_arith sind: Funktionsname Erstes Argument Zweites Argument Ergebnistyp conv_integer conv_integer conv_integer conv_unsigned conv_unsigned conv_unsigned conv_unsigned conv_signed conv_signed conv_signed conv_signed conv_std_logic_vector conv_std_logic_vector conv_std_logic_vector conv_std_logic_vector Beispiele: signed unsigned std_ulogic integer signed unsigned std_ulogic integer signed unsigned std_ulogic integer signed unsigned std_ulogic - - - Wortbreite Wortbreite Wortbreite Wortbreite Wortbreite Wortbreite Wortbreite Wortbreite Wortbreite Wortbreite Wortbreite Wortbreite Tabelle 4.2: Konvertierungsfunktionen im Package std_logic_arith S_Stdv

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Typkonversionen für den Datentyp std_logic_vector: Im Package std_logic_arith gibt es keine Konvertierungsfunktionen für den Datentyp std_logic_vector. Für die Umwandlung von std_logic_vector zu integer gibt es in den Packages std_logic_unsigned bzw. std_logic_signed die Konvertierungsfunktion conv_integer. Für die Typkonversion des Typs std_logic_vector zu anderen Typen gibt es keine Konvertierungsfunktionen. Die Konvertierung von std_logic_vector zu signed bzw. unsigned erfolgt durch die eingebauten Typkonversionen zwischen ähnlichen Array-Typen (Type-Casting). Beispiel: Type-Casting vom Datentyp std_logic_vector zum Datentyp unsigned LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY conversion_demo IS PORT (value: IN std_logic_vector (7 DOWNTO 0); result: OUT unsigned (7 DOWNTO 0) ); END; ARCHITECTURE behaviour OF conversion_demo IS BEGIN result

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