Hardware-Entwurf mit VHDL
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<strong>Hardware</strong>-<strong>Entwurf</strong> <strong>mit</strong> <strong>VHDL</strong><br />
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik<br />
Typkonversionen für den Datentyp std_logic_vector:<br />
Im Package std_logic_arith gibt es keine Konvertierungsfunktionen für den Datentyp<br />
std_logic_vector. Für die Umwandlung von std_logic_vector zu integer gibt es in den Packages<br />
std_logic_unsigned bzw. std_logic_signed die Konvertierungsfunktion conv_integer.<br />
Für die Typkonversion des Typs std_logic_vector zu anderen Typen gibt es keine Konvertierungsfunktionen.<br />
Die Konvertierung von std_logic_vector zu signed bzw. unsigned erfolgt durch die eingebauten<br />
Typkonversionen zwischen ähnlichen Array-Typen (Type-Casting).<br />
Beispiel: Type-Casting vom Datentyp std_logic_vector zum Datentyp unsigned<br />
LIBRARY IEEE;<br />
USE IEEE.STD_LOGIC_1164.ALL;<br />
USE IEEE.STD_LOGIC_ARITH.ALL;<br />
ENTITY conversion_demo IS<br />
PORT (value: IN std_logic_vector (7 DOWNTO 0);<br />
result: OUT unsigned (7 DOWNTO 0) );<br />
END;<br />
ARCHITECTURE behaviour OF conversion_demo IS<br />
BEGIN<br />
result