Aufrufe
vor 5 Jahren

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Nomenklatur zur Syntaxbeschreibung innerhalb dieses Kapitels: - VHDL-Schlüsselwörter werden in Großbuchstaben (und fett) dargestellt. - Bezeichner oder frei wählbare Ausdrücke sind in Kleinbuchstaben geschrieben. - Optionale Angaben erfolgen in eckigen Klammern. - Beliebig oft wiederholbare Angaben stehen in geschweiften Klammern. • Entity: - In der Entity werden die Schnittstellensignale eines Modells deklariert. - Die Verbindung von Modellen erfolgt über die Ports der Entities. - Syntax: ENTITY entity_name IS [ GENERIC ( param_1 {, param_n } : type_name [ := def_value ] { ; further_generic_declarations } ) ; ] [ PORT ( { port_1 {, port_n } : IN type_name [ := def_value ] } { ; port_declarations_of_mode_OUT } { ; port_declarations_of_mode_INOUT } { ; port_declarations_of_mode_BUFFER } { ; port_declarations_of_mode_LINKAGE } ) ; ] ... ... -- USE-Anweisungen; Disconnections ... -- Deklaration von: Typen und Untertypen, Aliases, Konstanten ... -- Signalen, Files, Unterprogrammen und Attributen ... -- Definition von: Unterprogrammen und Attributen ... -- ab VHDL-93: Definition von Groups und Shared Variables ... [ BEGIN ... ... -- passive Befehle, Assertions ... ] END [ENTITY] [entity_name]; - Die Wiederholung des Schlüsselwortes ENTITY in der END-Anweisung ist erst ab dem Standard 1076-1993 möglich. Dies gilt auch für weitere Einheiten und VHDL-Konstrukte. VHDL-GRUNDLAGEN 9

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • GENERIC-Deklaration: - GENERICS dienen dazu, Modelle zu parametrisieren. Typische Anwendungen sind z.B. die Übergabe von Wortlängen oder die Angabe von Timing-Informationen (z.B. Gatterlaufzeiten). - GENERICS müssen in der Entity zunächst deklariert werden. Sie können dann an anderer Stelle über eine sog. GENERIC MAP verändert werden. • PORT-Deklaration: - Mit jeder Port-Deklaration wird implizit ein Signal gleichen Typs und gleichen Namens deklariert, das unter bestimmten Einschränkungen (abhängig vom Port-Modus) in der ENTITY und in den zugehörigen Architekturen verwendet werden kann: Modus IN: Modus für Signale, die nur gelesen, aber nicht verändert werden können (Datenfluß geht nur in das System hinein). Modus OUT: Modus für Signale, die nur verändert, aber nicht gelesen werden können (Datenfluß geht nur aus dem System heraus). Modus INOUT: Der Modus ist für bidirektionale Signale, d.h. für Signale, die gelesen und zugewiesen werden können (Datenfluß in beide Richtungen). Modus BUFFER: Ein BUFFER-Port ist ein OUT-Port, bei dem der Baustein aber auch lesend zugreifen kann. Solche Ports haben kein Äquivalent in wirklicher Hardware und werden nur selten verwendet. Modus LINKAGE: Der Modus dient dazu, um VHDL-Modelle mit nicht in VHDL spezifizierten Modulen zu verbinden (Semantik ist werkzeugbzw. herstellerspezifisch). - Zusätzliche interne Signale müssen im Deklarationsteil der Entity oder im Deklarationsteil in der Architektur deklariert werden. - Beispiel: Entity für ein D-Flipflop ENTITY d_ff IS GENERIC ( delay : TIME := 1 ns ) ; PORT ( d : IN std_logic ; reset : IN std_logic ; clock : IN std_logic ; y : OUT std_logic ) ; END d_ff ; VHDL-GRUNDLAGEN 10

Hardwarebeschreibungssprachen - Integrated Circuits and Systems ...
Entwurf digitaler Schaltungen (F1) Modellbildung und ... - TU Clausthal
Klausur - Hardware-Entwurf / VHDL - Technik
Was ist VHDL? V: very high speed integrated circuit HDL hardware ...
Eine Einführung in die Schaltungsent- wicklung mit VHDL
FPGA-Einführung und Hardwareentwurf mit VHDL von ... - Technik
Schaltungsdesign mit VHDL
VHDL Kurzreferenz Aufbau eines VHDL Moduls Bibliotheken ...
VHDL Kurzbeschreibung - Homepage of www.emmelmann.org
VHDL -- Grundelemente - Friedrich-Alexander-Universität Erlangen ...
VHDL-Crash-Kurs (PDF) - Friedrich-Alexander-Universität Erlangen ...
VHDL - Grundelemente - Friedrich-Alexander-Universität Erlangen ...
VHDL-Grundlagen - Eingebettete Systeme - Goethe-Universität
VHDL-Grundlagen - Technische Informatik an der Universität Frankfurt
VHDL-Grundlagen - Technische Informatik an der Universität Frankfurt
VHDL -- Simulation - Friedrich-Alexander-Universität Erlangen ...
Лабораторная работа №19 - Кафедра информационных ...