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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Kapitel 6 VHDL-Synthese 6.1 Synthesefähige Sprachkonstrukte Elektrotechnik und Informatik Da VHDL ursprünglich als Beschreibungs- und Simulationssprache entwickelt wurde, gibt es eine Reihe von Sprachkonstrukten, die nicht synthetisierbar sind. Hierzu gehören beispielsweise Datentypen wie physical oder file. Im allgemeinen ist darauf zu achten, daß hinsichtlich des für die Synthese unterstützten Sprachumfangs für die Syntheseprogramme spezifische Einschränkungen gelten. Das Institute of Electrical and Electronics Engineers (IEEE) empfiehlt in seinem Standard P1076.6 eine Syntax und Semantik für die VHDL-Synthese auf der RT-Ebene. Dieser Standard basiert auf den IEEE Standards 1076, 1164 und 1076.3. Zweck dieses Standards ist die garantierte Austauschbarkeit von VHDL-Synthesemodellen zwischen Synthesewerkzeugen, die diesen Standard unterstützen. In diesem Standard werden drei Kategorien unterschieden: • „Supported“, • „Ignored“, • „Not Supported“. „Supported“ zeigt an, dass das Synthesewerkzeug den verwendeten VHDL-Code in eine Schaltung abbilden kann. „Ignored“ bedeutet, dass das Synthesewerkzeug den VHDL-Code akzeptiert, jedoch nicht in Hardware umsetzt. Dies kann dazu führen, dass Syntheseresultate nicht die gewünschte Funktion erfüllen. Ob und welche Warnungen von dem Syntheseprogramm ausgegeben werden, ist nicht Bestandteil des Standards. „Not Supported“ heißt, dass das Synthesewerkzeug den VHDL-Code nicht akzeptiert. Weitere Informationen zum IEEE P1076.6-Standard findet man unter: http://www.vhdl.org/siwg/. VHDL-SYNTHESE 128

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Datentypen für die Synthese: Alle Synthesewerkzeuge unterstützen folgende Datentypen: - bit, bit_vector, boolean, character, string und integer (IEEE-Standard 1076), - std_ulogic, std_ulogic_vector, std_logic und std_logic_vector (IEEE-Standard 1164), - unsigned und signed (IEEE-Standard 1076.3). Automatische Erzeugung von synthesefähigem Code: Für die Entwicklung von synthesefähigen VHDL-Modellen gibt es eine Reihe an graphischen Eingabewerkzeugen (z.B. Simulink HDL Coder, Xilinx System Generator). Diese Tools erlauben die funktionale Beschreibung eines digitalen Systems in Form von Blockdiagrammen und die automatische Erzeugung von synthesefähigem VHDL-Code. Der Entwickler spart mit dieser Vorgehensweise zwar Zeit, hat aber den Nachteil, dass er den erzeugten Code nur schwer (bzw. gar nicht) nachvollziehen kann. Ausserdem unterliegt er den Einschränkungen der Werkzeuge und kann auf das Ergebnis weniger Einfluss ausüben als bei einer manuellen Code-Erstellung. Direktiven zur Auswahl von synthesefähigem Code: Bestimmte VHDL-Konstrukte und Anweisungen sind nicht synthetisierbar. Um dennoch bei der Simulation und der Synthese jeweils mit dem gleichen VHDL-Quellcode arbeiten zu können, gibt es im IEEE-Standard 1076.6 die Direktiven und -- RTL_SYNTHESIS OFF -- RTL_SYNTHESIS ON mit denen ein nicht synthesetauglicher Teil des Quellcodes ausgeblendet werden kann. Die Direktiven stehen im Quellcode vor und nach dem nicht synthesetauglichen Quellcode und führen dazu, dass der Code vom Synthesewerkzeug ignoriert wird. Bei der Simulation hingegen wird dieser Code verwendet. Ein typische Anwendung sind ASSERT-Anweisungen, die auf ungewollte Eingangsdaten prüfen. Neben diesen Direktiven gibt es äquivalente herstellerspezifische Direktiven, wie z.B. und -- synopsys translate_off -- synopsys translate_on von Synopsys. Sie wirken in gleicher Weise wie die Direktiven des Synthesestandards. Eine Angabe von mehreren Direktiven ist nicht störend, da das jeweilige Synthesewerkzeug unbekannte Direktiven als Kommentare überliest. VHDL-SYNTHESE 129

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