Hardware-Entwurf mit VHDL
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<strong>Hardware</strong>-<strong>Entwurf</strong> <strong>mit</strong> <strong>VHDL</strong><br />
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik<br />
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ARCHITECTURE zwei_plus OF adder_4 IS<br />
SIGNAL temp: STD_LOGIC_VECTOR (4 DOWNTO 0); -- 5 Bit<br />
BEGIN<br />
-- Erweiterung der Eingangsvektoren auf 5 Bit<br />
temp
Change language