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Hardware-Entwurf mit VHDL

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Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Modell 2: 4-Bit Addierer mit einem Plus-Operator Als Alternative zur obigen Modellierung mit zwei Plus-Operatoren, kann die Beschreibung auch auf eine Architektur mit nur einem Plus-Operator reduziert werden. --------------------------------------------------------------------------- ARCHITECTURE ein_plus OF adder_4 IS SIGNAL temp: STD_LOGIC_VECTOR (5 DOWNTO 0); -- 6 Bit BEGIN -- Erweiterung auf 6 Bit temp

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik 6.3.5 Tri-State-Logik Zur Modellierung von Busstrukturen und bidirektionalen Ports werden Tri-State-Ausgänge benötigt. Am Beispiel des Bustransceiver-Bausteins 74x245 soll die Modellierung von Tri-State-Logik gezeigt werden. --------------------------------------------------------------------------- ENTITY V74x245 IS PORT ( Direction : IN STD_LOGIC; END V74x245; notEnable : IN STD_LOGIC; Bus_A : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0); Bus_B : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); --------------------------------------------------------------------------- ARCHITECTURE Behavioral OF V74x245 IS SIGNAL A_Out : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL B_Out : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN Bustransceiver : PROCESS (notEnable, Direction, Bus_A, Bus_B, A_Out, B_Out) BEGIN IF notEnable = ’0’ THEN -- Transceiver freigeschaltet IF Direction = ’1’ THEN -- Richtung A -> B A_Out ’Z’); B_Out A A_Out

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VHDL Kompakt - CES
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Schaltungsdesign mit VHDL
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