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Hardware-Entwurf mit VHDL

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Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Die Synthese dieses Modells liefert folgendes Ergebnis: Abbildung 6.11: Syntheseergebnis für das Modell des Bustransceivers 74x245 Da die invertierenden Tri-State-Treiber aus der Bibliothek der Zieltechnologie verwendet wurden, hat das Synthesetool zusätzliche Inverter vor die Tri-State-Treiber geschaltet. VHDL-SYNTHESE 142

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik 6.4 Synthese sequentieller Schaltungen Sequentielle Schaltungen entstehen bei der Synthese immer dann, wenn pegel- und/oder flankengesteuerte Speicherelemente impliziert werden. VHDL ermöglicht hierfür unterschiedliche Modellierungsstile. Es wird erneut auf den IEEE-Standard P1076.6 verwiesen. Für die nachfolgenden Beispiele gilt die gleiche Bibliothekskonfiguration wie im letzten Kapitel. Die Syntheseergebnisse wurden wieder mit dem Design Compiler der Fa. Synopsys erzeugt. 6.4.1 Flip-Flops Für die Synthese von taktflankengesteuerten Flip-Flops muß das Synthesewerkzeug auf dem Taktsignal einen Pegelübergang erkennen. Steigende Taktflanken werden erkannt, wenn z.B. folgende Modellierungen verwendet werden: - clock’EVENT AND clock = ’1’, - clock = ’1’ AND clock’EVENT, - RISING_EDGE (clock). Für fallende Taktflanken gilt entsprechend: - clock’EVENT AND clock = ’0’, - clock = ’0’ AND clock’EVENT, - FALLING_EDGE (clock). Im folgenden werden mehrere Architekturen für ein einfaches D-FF mit folgender Entity behandelt. --------------------------------------------------------------------------- ENTITY d_ff IS PORT ( clock, d : IN STD_LOGIC; END d_ff; q : OUT STD_LOGIC); --------------------------------------------------------------------------- Modell 1: Variante mit WAIT UNTIL clk’EVENT AND clock = ’1’ --------------------------------------------------------------------------- ARCHITECTURE behavioral_1 OF d_ff IS BEGIN PROCESS BEGIN WAIT UNTIL clock'EVENT AND clock = '1'; -- Prüfung auf steigende q

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