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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Syntheseergebnis: Abbildung 6.12: D-FF als Syntheseergebnis für Modell 1, 2 und 3 Modell 2: Variante mit IF clock’EVENT AND clock = ’1’ --------------------------------------------------------------------------- ARCHITECTURE behavioral_2 OF d_ff IS BEGIN PROCESS (clock) BEGIN IF clock'EVENT AND clock = '1' THEN -- Prüfung auf steigende Taktflanke q

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Asynchrone Zusatzfunktionen, wie z.B. ein asynchron wirkender Reset-Eingang können wie folgt modelliert werden. Beispiel: D-FF mit asynchronem Rücksetzeingang --------------------------------------------------------------------------- ENTITY d_ff_R IS PORT (reset : IN STD_LOGIC; END d_ff_R; clock : IN STD_LOGIC; d : IN STD_LOGIC; q : OUT STD_LOGIC); --------------------------------------------------------------------------- ARCHITECTURE behavioral OF d_ff_R IS BEGIN PROCESS (clock, reset) BEGIN IF reset = '0' THEN q

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