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Hardware-Entwurf mit VHDL

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Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Da das Ausgangssignal Q als Output-Port vom Typ std_logic_vector deklariert wurde, ist für den Zählvorgang ein internes Signal IQ vom Typ std_logic_vector definiert worden. Für die Inkrementierung des Zählers wird die Anweisung IQ

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik 6.5.1 Zwei- und Drei-Prozessmodell Zwei-Prozessmodell: Das Zwei-Prozessmodell ist die direkte Umsetzung der Huffman-Normalform einer FSM (siehe Abbildung). Clock Reset Eingang n COMB m Ausgang X aktueller k Kombinatorische Logik k Y Zustand Z SYNC Zustandsspeicher Folgezustand Z* Abbildung 6.17: Huffman-Normalform einer FSM In der Huffman-Normalform wird eine kombinatorische Schaltung zur Bestimmung der Folgezustände und der Ausgangssignale (Zustandsübergangs- und Ausgangslogik) verwendet. Die Speicherung des Zustands erfolgt in einem Zustandsspeicher. Dies ist i.d.R. ein Register. Im Zwei-Prozessmodell werden die Zustandsübergangs- und die Ausgangslogik in einem gemeinsamen Prozess (COMB) modelliert. Ein weiterer Prozess (SYNC) modelliert den Zustandsspeicher (siehe folgende Abbildung). Da der aktuelle Zustand immer aus dem vorherigen Zustand bestimmt wird, ist die Kontrolle über den Ausgangszustand sehr wichtig. Deshalb wird der Prozess für die Zustandsspeicherung um eine synchrone oder asynchrone Initialisierung erweitert. X Clock Reset ENTITY FSM ARCHITECTURE beh_2PR OF FSM IS Z COMB: PROCESS (CurrentState, X) CASE-Anweisung für jeden Zustand: - Übergänge bestimmen - Ausgangssignale erzeugen SYNC: PROCESS (Clock, Reset) Zustandsspeicherung Abbildung 6.18: Zwei-Prozessmodell einer FSM VHDL-SYNTHESE 151 Z* Y

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