Hardware-Entwurf mit VHDL
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<strong>Hardware</strong>-<strong>Entwurf</strong> <strong>mit</strong> <strong>VHDL</strong><br />
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik<br />
6.5.1 Zwei- und Drei-Prozessmodell<br />
Zwei-Prozessmodell:<br />
Das Zwei-Prozessmodell ist die direkte Umsetzung der Huffman-Normalform einer FSM (siehe Abbildung).<br />
Clock<br />
Reset<br />
Eingang<br />
n<br />
COMB<br />
m<br />
Ausgang<br />
X<br />
aktueller<br />
k<br />
Kombinatorische<br />
Logik<br />
k<br />
Y<br />
Zustand<br />
Z<br />
SYNC<br />
Zustandsspeicher<br />
Folgezustand<br />
Z*<br />
Abbildung 6.17: Huffman-Normalform einer FSM<br />
In der Huffman-Normalform wird eine kombinatorische Schaltung zur Bestimmung der Folgezustände<br />
und der Ausgangssignale (Zustandsübergangs- und Ausgangslogik) verwendet. Die Speicherung<br />
des Zustands erfolgt in einem Zustandsspeicher. Dies ist i.d.R. ein Register.<br />
Im Zwei-Prozessmodell werden die Zustandsübergangs- und die Ausgangslogik in einem gemeinsamen<br />
Prozess (COMB) modelliert. Ein weiterer Prozess (SYNC) modelliert den Zustandsspeicher (siehe<br />
folgende Abbildung). Da der aktuelle Zustand immer aus dem vorherigen Zustand bestimmt wird,<br />
ist die Kontrolle über den Ausgangszustand sehr wichtig. Deshalb wird der Prozess für die Zustandsspeicherung<br />
um eine synchrone oder asynchrone Initialisierung erweitert.<br />
X<br />
Clock<br />
Reset<br />
ENTITY FSM<br />
ARCHITECTURE beh_2PR OF FSM IS<br />
Z<br />
COMB: PROCESS (CurrentState, X)<br />
CASE-Anweisung<br />
für jeden Zustand:<br />
- Übergänge bestimmen<br />
- Ausgangssignale erzeugen<br />
SYNC: PROCESS (Clock, Reset)<br />
Zustandsspeicherung<br />
Abbildung 6.18: Zwei-Prozessmodell einer FSM<br />
<strong>VHDL</strong>-SYNTHESE 151<br />
Z*<br />
Y