Hardware-Entwurf mit VHDL
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<strong>Hardware</strong>-<strong>Entwurf</strong> <strong>mit</strong> <strong>VHDL</strong><br />
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik<br />
Drei-Prozessmodell:<br />
Die Grundlage für die Modellierung von Mealy- oder Moore-Automaten <strong>mit</strong> drei Prozessen ist die<br />
dargestellte Struktur <strong>mit</strong> einer Übergangslogik, einem Zustandsspeicher und einer Ausgangslogik.<br />
X<br />
(Mealy)<br />
Übergangslogik Zustandsspeicher Ausgangslogik<br />
aktueller Zustand Z<br />
Abbildung 6.19: Struktur von Moore- und Mealy-Automaten<br />
Diese Struktur lässt sich <strong>mit</strong> drei Prozessen wie folgt modellieren:<br />
Z*<br />
Clock<br />
Reset<br />
- ein Prozess für die Übergangslogik,<br />
- ein Prozess für die Ausgangslogik,<br />
- ein Prozess für den Zustandsspeicher.<br />
Die nachstehende Abbildung stellt den Aufbau des <strong>VHDL</strong>-Modells <strong>mit</strong> drei Prozessen dar.<br />
X<br />
Clock<br />
Reset<br />
ENTITY FSM<br />
ARCHITECTURE beh_3PR OF FSM IS<br />
Z<br />
OUT: PROCESS (CurrentState, X)<br />
CASE-Anweisung<br />
für jeden Zustand<br />
Ausgangssignale erzeugen<br />
NEXT: PROCESS (CurrentState, X)<br />
CASE-Anweisung<br />
für jeden Zustand<br />
Übergänge bestimmen<br />
SYNC: PROCESS (clock, reset)<br />
Zustandsspeicherung<br />
Abbildung 6.20: Drei-Prozessmodell einer FSM<br />
Die folgende Architekturvariante zeigt die Umsetzung des Drei-Prozessmodells.<br />
<strong>VHDL</strong>-SYNTHESE 153<br />
Z*<br />
Y<br />
Y