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Hardware-Entwurf mit VHDL

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Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Unter Verwendung von NextState für den nächsten Zustand und von CurrentState für den aktuellen Zustand kann eine FSM nach dem Zwei-Prozessmodell prinzipiell wie folgt modelliert werden. --------------------------------------------------------------------------- ENTITY FSM IS PORT ( ... ) ; -- Eingangs- und Ausgangs-Ports END FSM ; --------------------------------------------------------------------------- ARCHITECTURE beh_2PR OF FSM IS TYPE fsm_state IS (s0, s1, ... ) ; -- Zustandsvektor deklarieren SIGNAL CurrentState: fsm_state; -- aktueller Zustand vom Typ fsm_state SIGNAL NextState : fsm_state; -- Folgezustand vom Typ fsm_state BEGIN SYNC: PROCESS (reset, clock) BEGIN IF reset = ’1’ THEN CurrentState

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Drei-Prozessmodell: Die Grundlage für die Modellierung von Mealy- oder Moore-Automaten mit drei Prozessen ist die dargestellte Struktur mit einer Übergangslogik, einem Zustandsspeicher und einer Ausgangslogik. X (Mealy) Übergangslogik Zustandsspeicher Ausgangslogik aktueller Zustand Z Abbildung 6.19: Struktur von Moore- und Mealy-Automaten Diese Struktur lässt sich mit drei Prozessen wie folgt modellieren: Z* Clock Reset - ein Prozess für die Übergangslogik, - ein Prozess für die Ausgangslogik, - ein Prozess für den Zustandsspeicher. Die nachstehende Abbildung stellt den Aufbau des VHDL-Modells mit drei Prozessen dar. X Clock Reset ENTITY FSM ARCHITECTURE beh_3PR OF FSM IS Z OUT: PROCESS (CurrentState, X) CASE-Anweisung für jeden Zustand Ausgangssignale erzeugen NEXT: PROCESS (CurrentState, X) CASE-Anweisung für jeden Zustand Übergänge bestimmen SYNC: PROCESS (clock, reset) Zustandsspeicherung Abbildung 6.20: Drei-Prozessmodell einer FSM Die folgende Architekturvariante zeigt die Umsetzung des Drei-Prozessmodells. VHDL-SYNTHESE 153 Z* Y Y

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