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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Vergleich der Varianten anhand einer Simulation: Im folgenden werden die Ausgangssignale der verschiedenen FSM-Modelle für den Beispielautomaten verglichen. In der Simulation ist dabei nur das Verhalten der beschriebenen VHDL-Modelle dargestellt, so dass die Effekte von Verzögerungen bei realer Logik auf die Ausgangssignale nicht sichtbar werden. Die Effekte durch asynchrone Eingangssignale (Signale, die infolge von Gatterlogik erst nach einer bestimmten Zeit nach der steigenden Flanke stabil sind) werden in der dargestellten Simulation dadurch aufgezeigt, dass die Eingangssignale jeweils zur fallenden Taktflanke wechseln. Dies lässt sich leicht in einer Testbench realisieren. Die Zustandssignale currentstate und nextstate sind nur einmal dargestellt, da sie bei allen Automatenvarianten gleich sind. Bei den Moore-Varianten ohne Registerausgänge (moore2p und moore3p) schalten die beiden Ausgänge Y und Z jeweils bei den steigenden Taktflanken um. Die tatsächlichen Verzögerungen dieser Wechsel würden erst sichtbar, wenn ein reales Ausgangsschaltnetz berücksichtigt werden würde. Bei den Mealy-Varianten ohne Registerausgänge (mealy2p und mealy3p) schaltet der Ausgang Z als Reaktion auf eine Änderung der Eingangssignale schon eine halbe Taktperiode vor dem Zustandswechsel. Der Ausgang Y verhält sich identisch wie bei den Moore-Varianten ohne Registerausgänge, da er nicht von den Eingangssignalen abhängt. Die Ausgangssignale der Moore-Schaltwerke mit Registerausgängen vom Typ 1 (moore2p_reg und moore3p_reg) weisen gegenüber den Moore-Versionen ohne Ausgangsregister eine Verzögerung von einer Taktperiode auf. Der Ausgang Y der Mealy-Varianten mit Registerausgängen vom Typ 1 (mealy2p_reg und mealy3p_reg) weist ebenfalls eine Verzögerung von einer Taktperiode gegenüber den Versionen ohne Ausgangsregister auf. Der Ausgang Z schaltet gegenüber dem Ausgang Y eine Taktperiode früher, wegen des Ausgangsregisters nun aber stets bei der steigenden Taktflanke. Die Schaltwerke mit Registerausgängen vom Typ 2 (moore3p_ureg und mealy3p_ureg) weisen gegenüber den Moore-Varianten ohne Registerausgänge keine Taktverzögerung auf. Die zeitlichen Unterschiede zwischen den Registerausgängen der beiden Versionen vom Typ 2 und den Moore-Varianten ohne Registerausgänge würden erst bei einem realen Ausgangsschaltnetz sichtbar. Die folgende Abbildung zeigt die Signalverläufe. Die einzelnen Varianten erkennt man an den Namen der Architekturen. VHDL-SYNTHESE 168

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik /tb_fsm_all/clockcount 1 2 3 4 5 6 7 8 9 10 /tb_fsm_all/reset /tb_fsm_all/clock /tb_fsm_all/a /tb_fsm_all/b moore2p/currentstate start middle stop start moore2p/nextstate start middle stop start moore2p/y moore2p/z moore3p/y moore3p/z mealy2p/y mealy2p/z mealy3p/y mealy3p/z moore2p_reg/y_internal moore2p_reg/y moore2p_reg/z_internal moore2p_reg/z moore3p_reg/y moore3p_reg/z moore3p_ureg/y moore3p_ureg/z mealy2p_reg/y mealy2p_reg/z mealy3p_reg/y mealy3p_reg/z mealy3p_ureg/y mealy3p_ureg/z Abbildung 6.25: Simulation der FSM-Modelle für den Beispielautomaten VHDL-SYNTHESE 169

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