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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • Deklaration von Konstanten: - Konstanten sind Objekte mit einem festen Wert. - Der Wert muß in der Konstantendeklaration festgelegt werden. - Syntax: CONSTANT const_name_1 { , const_name_n } : type_name := default_value; Der Typ des Defaultwertes (default_value) muß mit dem Typ der Konstanten übereinstimmen. - Beispiele: CONSTANT max_delay : time := 5 ns; CONSTANT coeff : bit_vector (3 DOWNTO 0) := ’’1001’’; CONSTANT PI : real := 3.14; CONSTANT c0, c1, c2 : integer := 0; - Konstanten können an folgenden Stellen deklariert werden: im Deklarationsteil von ENTITY, ARCHITECTURE, BLOCK, PROCESS, FUNCTION oder PROCEDURE, im PACKAGE bzw. dem PACKAGE BODY sowie in der Parameterliste von FUNCTION und PROCEDURE (nur im IN-Modus). • Deklaration von Variablen: - Variablen sind Objekte mit veränderbaren Werten. - Im Standard von 1987 waren sie nur innerhalb eines einzigen Prozesses oder Unterprogramms (FUNCTION, PROCEDURE) gültig. Ab dem Standard 1076-1993 kann (nach besonderer Deklaration) auf Variablen auch von mehreren Prozessen zugegriffen werden. - Syntax: [ SHARED] VARIABLE var_name_1 { , var_name_n } : type_name [ := default_value ] ; - Wird bei der Deklaration die Angabe des Default-Wertes weggelassen, so nimmt der VHDL- Compiler zu Beginn der Simulation dafür den Wert, der in der zugehörigen Typdeklaration am weitesten links steht. Bei Variablen vom z.B. Typ bit ist das ’0’. - Beispiel: VARIABLE counter : integer RANGE 0 TO 500 ; -- Defaultwert = 0 - Wird das Schlüsselwort SHARED verwendet, darf die Deklaration in allen Deklarationsteilen mit Ausnahme von Prozessen und Unterprogrammen eingesetzt werden. VHDL-GRUNDLAGEN 29

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • Deklaration von Signalen: - Die Objektklasse SIGNAL ist für die Modellierung elektronischer Systeme von besonderer Bedeutung. - In dieser Objektklasse können z.B. zeitverzögerte Zuweisungen erfolgen, um reale Schaltungskomponenten nachzubilden. - Syntax: SIGNAL sig_name_1 { , sig_name_n } : type_name [ := default_value ] ; Der Defaultwert ist hier ebenfalls ein optionaler typkonformer Ausdruck, der den initialen Wert des Signals festlegt. - Beispiel: SIGNAL adr_bus : bit_vector (31 DOWNTO 0) := X’’0000_0000’’; - Ports sind immer Signale. Bei Ports wird das Schlüsselwort SIGNAL aber nicht verwendet (siehe ENTITY). - Eine Deklaration von Signalen darf im Deklarationsteil von ENTITY, ARCHITECTURE, BLOCK sowie im PACKAGE stehen. • Deklaration von Aliases: - Objekte oder Objektteile können unter einem anderen Namen oder einem anderen Untertyp (z.B. einem Feld mit inverser Indizierung) ansprechbar gemacht werden. - Syntax: ALIAS alias_name [ : alias_type ] IS aliased_object ; ALIAS alias_name IS aliased_type ; ALIAS alias_name IS aliased_subprogram [ [ arg_1_type { , arg_n_type } ] [ RETURN result_type ] ] ; Anmerkung: Die fett gedruckten eckigen (äußeren) Klammern gehören hier zur Deklaration! - Ab dem Standard von 1993 ist der Einsatzbereich für Aliases dahingehend erweitert, daß auch Typen und Unterprogramme mit Aliases versehen werden können. - Die Angabe des Alias-Typs ist ab dem Standard von 1993 optional. VHDL-GRUNDLAGEN 30

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