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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik - Beispiele: SIGNAL c0 : bit_vector (7 DOWNTO 0) ; SUBTYPE min_char IS character ’A’ TO ’Z’ ; ALIAS c1 IS c0 ; -- Alias vom gleichen Typ ALIAS c2 : bit_vector (0 TO 7) IS c1 ; -- Alias mit inverser Indizierung ALIAS sc IS min_char ; -- Alias vom Sub-Typ min_char ALIAS log_oder IS ’’OR’’ [ bit, bit RETURN bit ] ; -- Alias für den Operator OR • Implizierte und weitere Deklarationen: - Die ganzzahligen Laufvariablen von FOR-Schleifen sind implizit deklariert. - Neben den erwähnten Objektklassen gibt es noch einige weitere Elemente, die vor ihrer Verwendung deklariert werden müssen: 1. Unterprogramme (Funktionen und Prozeduren), 2. Ein- und Ausgabeargumente von Unterprogrammen, 3. PORTs und GENERICs, 4. Komponenten. • Gültigkeit von Objekten: - Der Gültigkeitsbereich eines Objektes hängt im wesentlichen von dem Ort der Deklaration ab. - Eine Prüfung auf Typkonformität kann nur innerhalb des Gültigkeitsbereichs erfolgen. - Regeln für den Gültigkeitsbereich: 1. Werden in einem Package Deklarationen vorgenommen, so gelten diese Deklarationen für alle Designeinheiten, die das Package einbinden. 2. Deklarationen im Deklarationsteil einer Entity gelten für alle Architekturen, die dieser Entity zugeordnet werden. Ebenso sind sie für alle in diesen Architekturen enthaltenen Blöcke und Anweisungen gültig. 3. Deklarationen im Deklarationsteil einer Architektur gelten für alle darin enthaltenen Blöcke und Anweisungen. 4. Eine Deklaration in einem Block gilt für alle darin enthaltenen Anweisungen. 5. Deklarationen innerhalb eines Prozesses gelten nur innerhalb dieses Prozesses. 6. Deklarationen innerhalb einer Schleife gelten nur innerhalb der Schleife. Ebenso gelten Deklarationen im Deklarationsteil einer Funktion bzw. einer Prozedur nur in der Funktion bzw. Prozedur. VHDL-GRUNDLAGEN 31

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • Sichtbarkeit: - VHDL-Elemente können nur verwendet werden, wenn sie auch „sichtbar“ sind. - Sichtbarkeit bedeutet dabei entweder direkte Sichtbarkeit oder Sichtbarkeit durch Auswahl. • Direkte Sichtbarkeit: - Der Bereich, in dem VHDL-Elemente direkt sichtbar sind, umfaßt in der Regel den Gültigkeitsbereich nach der Deklaration (wenn es nicht verborgen ist). - Als „verborgen“ bezeichnet man ein Objekt, das an höherer Stelle in der Hierarchie und darunter noch einmal unter gleichem Namen deklariert ist. Sofern am aktuellen Ort beide Objekte gültig sind, „maskiert“ (verbirgt) das lokale Objekt das Objekt das hierarchisch höher steht. Ohne weiteres ist also nur das in der Hierarchie am weitesten unten stehende Objekt direkt sichtbar, insbesondere dann, wenn in der Hierarchie darüber noch weitere gültige Objekte mit gleichem Namen existieren. • Sichtbarkeit durch Auswahl: - Nicht direkt sichtbare Objekte können gezielt ausgewählt werden, in dem der Pfad zum Ort der Deklaration mit angegeben wird („selected names“). - „Selected names“ werden nach folgender Syntax, z.B. für Objekte eines Packages, für Design- Einheiten aus einer Bibliothek oder für Record-Elemente verwendet: lib_name . pack_name . obj_name_in_pack lib_name . design_unit_name . obj_name_in_design_unit record_name . record_element_name - Um Objekte aus Packages oder aus Bibliotheken in der aktuellen Ebene sichtbar zu machen, verwendet man die LIBRARY- und die USE-Anweisung. Beispiel: PACKAGE test IS CONSTANT x : integer :=1 ; . . . END PACKAGE test ; USE work.test.x ; -- Konstante x aus Package test der Bibliothek work ENTITY filter IS . . . CONSTANT x : integer := 2 ; . . . END ENTITY filter ; VHDL-GRUNDLAGEN 32

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