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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • Signalbezogene Attribute: - Attribute, die auf Objekte der Klasse Signal angewendet werden können, haben eine besondere Bedeutung. Sie ermöglichen wichtige Informationen über Signalverläufe. - Manche signalbezogenen Attribute reagieren auf die Aktivität eines Signals, andere Attribute reagieren auf ein Ereignis auf einem Signal. - Ein aktives Signal bedeutet in VHDL, daß dem Signal ein Wert zugewiesen wird, unabhängig davon, ob sich der Signalwert ändert oder nicht. Im Gegensatz zur Aktivität eines Signals liegt ein Ereignis (event) vor, wenn sich ein Signal tatsächlich ändert. - Einige der signalbezogenen Attribute können einen Zeitwert als Argument haben. Wird kein Zeitwert angegeben, so gilt als Default die kleinstmögliche Zeiteinheit Delta. Name Funktion SIGNAL‘DELAYED [(t)] Liefert das Signal SIGNAL um t verzögert. SIGNAL‘STABLE [(t)] Liefert „true“, wenn SIGNAL während der Zeit t ereignislos war, ansonsten „false“. SIGNAL‘QUIET [(t)] Liefert „true“, wenn SIGNAL während der Zeit t nicht aktiv war, ansonsten „false“. SIGNAL‘TRANSACTION Liefert ein Signal vom Typ „bit“, das bei jedem Simulationszyklus wechselt, bei dem SIGNAL aktiv ist. SIGNAL‘EVENT Liefert „true“, wenn bei SIGNAL während des aktuellen Simulationszyklus ein Ereignis auftritt, ansonsten „false“. SIGNAL‘ACTIVE Liefert „true“, wenn SIGNAL während des aktuellen Simulationszyklus aktiv ist, ansonsten „false“. SIGNAL‘LAST_EVENT Liefert die Zeitdifferenz vom aktuellen Simulationszeitpunkt zum letzten Ereignis auf SIGNAL. SIGNAL‘LAST_ACTIVE Liefert die Zeitdifferenz vom aktuellen Simulationszeitpunkt zum letzten Zeitpunkt der Aktivität von SIGNAL. SIGNAL‘LAST_VALUE Liefert den Wert von SIGNAL vor dem letzten Ereignis. SIGNAL‘DRIVING *) Liefert „true“, wenn der Treiber von SIGNAL gerade aktiv ist, ansonsten „false“. SIGNAL‘DRIVING_VALUE *) Liefert den Wert des aktuellen Treibers von SIGNAL. *) ab IEEE Standard 1076-1993 Tabelle 2.4: Signalbezogene Attribute VHDL-GRUNDLAGEN 41

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik - Beispiele: -- Prozess zur Generierung eines Signalverlaufs für das Signal sig_a mit dem Anfangswert ’0’ PROCESS CONSTANT c: time := 3 ns; BEGIN sig_a

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