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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • Überladene Operatoren („overloaded operators“): - Bei den sog. überladenen Operatoren werden in Abhängigkeit vom Typ des oder der Operanden verschiedene Funktionen ausgeführt. Man spricht deshalb von „Überladung“. - Als einfaches Beispiel für einen in VHDL standardmäßig implementierten überladenen Operator kann der Vergleichsoperator ’’=’’ betrachtet werden. Er kann sowohl zum Vergleich numerischer Werte, als auch zum (byteweisen) Vergleich von Zeichenketten verwendet werden. Beispiel: VARIABLE a, b : integer ;-- Integer-Variable VARIABLE gate_type : string ; -- String-Variable . . . IF a = 5 THEN -- Numerischer Vergleich . . . IF gate_type = ’’nand_2’’ THEN -- Zeichenweiser Vergleich - Für Datentypen, die nicht im Standard enthalten sind, sind die Operatoren in den zugehörigen Packages definiert. VHDL-GRUNDLAGEN 49

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik 2.7 Strukturale Modellierung Unter einem Strukturmodell versteht man ein Modell aus verbundenen Komponenten in Form einer Netzliste. Die Gesamtstruktur kann hierarchisch aufgebaut sein. Das Vorgehen entspricht damit der graphischen Schaltplaneingabe mit „verbalen“ Mitteln. • Die strukturale Modellierung kann man im allgemeinen Fall als dreistufiges Vorgehen ansehen: 1. Komponentendeklaration, 2. Komponenteninstantiierung und -verdrahtung, 3. Konfiguration der Modelle. Für ein besseres Verständnis kann man sich dies mit ICs und zugehörigen Sockeln bzw. Sockeltypen, der Bildung von Instanzen mit diesen Sockeltypen und deren Verdrahtung sowie dem Einsetzen von IC-Typen in die einzelnen Sockel vorstellen. Die einzelnen Schritte werden im folgenden erklärt. 2.7.1 Komponentendeklaration - Mit der Komponentendeklaration wird dem Compiler eine Komponente vor ihrer ersten Instantiierung bekanntgemacht. Dazu gehört die Angabe der Ports und die Angabe der zu übergebenden Parameter. Die Komponentendeklaration ist quasi ein Abbild der zur Komponenten gehörenden Entity. - Syntax: COMPONENT comp_name [ GENERIC ( param_1 { , param_n } : type_name [ := def_value ] { ; further_generic_declarations } ) ; ] [ PORT ( { port_1 { , port_n } : IN type_name [ := def_value ] } { ; port_declarations_of_mode_OUT } { ; port_declarations_of_mode_INOUT } { ; port_declarations_of_mode_BUFFER } ) ; ] END COMPONENT [comp_name]; - Die Wiederholung von comp_name ist erst ab der VHDL-93-Norm möglich. VHDL-GRUNDLAGEN 50

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