Aufrufe
vor 4 Jahren

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Beispiel: Abbildung 2.8: AOI-Gatter mit Komponenteninstanzen Das AOI-Gatter greift auf die oben angegebenen Komponentendeklarationen zurück. ENTITY aoi IS PORT ( a1, a2, a3, b1, b2 : IN bit ; y : OUT bit ) ; END aoi ; ARCHITECTURE structural_1 OF aoi IS SIGNAL a_out, b_out, or_out : bit ;-- interne Signale in der Architektur BEGIN . . . -- Komponentendeklarationen von inv, or2, and2 und and3 (siehe obiges Beispiel) -- verschiedene Varianten der PORT MAPs und GENERIC MAPs: -- positional association, tpd_lh = 1.2 ns, tpd_hl = 2.4 ns and_a : and3 GENERIC MAP (1.2 ns, 2.4 ns) PORT MAP (a1, a2, a3, a_out) ; -- named association and_b : and2 GENERIC MAP (tpd_hl=>1.9 ns, tpd_lh=>1.1 ns) PORT MAP (b=>b2, y=>b_out, a=>b1) ; -- ohne GENERIC MAP: Default Generics: 1.5 ns bzw.1.0 ns or_c : or2 PORT MAP (a_out, y=>or_out, b=>b_out) ; -- unvollständige GENERIC MAP: tpd_hl = Defaultwert: 0.8 ns inv_d : inv GENERIC MAP (0.7 ns) PORT MAP (or_out, y) ; END structural_1 ; a1 a2 a3 b1 b2 a b c a b and_a a_out y and_b y b_out a b or_c inv_d or_out y a y structural_1 VHDL-GRUNDLAGEN 53 y

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • Direkte Instantiierung: - Ab dem Standard 1076-1993 ist eine direkte Instantiierung möglich, d.h. es können Instanzen ohne vorherige Komponentendeklaration(en) gebildet werden. - Die direkte Instantiierung erfolgt in der Architektur und sie enthält dann auch die Konfiguration (siehe Konfiguration von Komponenten). - Die Angabe der Modelle, die für die Instanzen verwendet werden sollen, erfolgt dann entweder durch die Angabe einer Konfiguration oder durch die Angabe eines Entity-Architecture- Paares. - Werden bei der direkten Instantiierung zugehörige Entity-Architecture-Paare angegeben, sind für diese Instanzen keine weiteren Konfigurationen mehr nötig. In diesem Fall werden in den Generic- und Port-Maps die „formals“ mit den „actuals“ direkt verknüpft. - Syntaxformen: 1. Syntax mit Schlüsselwort CONFIGURATION und Angabe der Configuration inst_name : CONFIGURATION config_name [ GENERIC MAP ( . . . ) ] [ PORT MAP ( . . . ) ] ; 2. Syntax mit Schlüsselwort ENTITY und Angabe eines Entity-Architecture-Paares - Beispiel: inst_name : ENTITY entity_name [ (arch_name) ] [ GENERIC MAP ( . . . ) ] [ PORT MAP ( . . . ) ] ; ARCHITECTURE structural_2 OF aoi IS SIGNAL a_out, b_out : bit ; -- interne Signale in der Architektur BEGIN and_a : ENTITY work.and3(behavioral) PORT MAP (a1, a2, a3, a_out) ; and_b : ENTITY work.and2(behavioral) PORT MAP (b1, b2, b_out) ; nor_c : CONFIGURATION work.nor2_config PORT MAP (a_out, b_out, y) ; END structural_2 ; VHDL-GRUNDLAGEN 54

Hardwarebeschreibungssprachen - Integrated Circuits and Systems ...
Entwurf digitaler Schaltungen (F1) Modellbildung und ... - TU Clausthal
Klausur - Hardware-Entwurf / VHDL - Technik
Was ist VHDL? V: very high speed integrated circuit HDL hardware ...
Eine Einführung in die Schaltungsent- wicklung mit VHDL
FPGA-Einführung und Hardwareentwurf mit VHDL von ... - Technik
Schaltungsdesign mit VHDL
VHDL Kurzreferenz Aufbau eines VHDL Moduls Bibliotheken ...
VHDL Kurzbeschreibung - Homepage of www.emmelmann.org
VHDL - Grundelemente - Friedrich-Alexander-Universität Erlangen ...
VHDL-Grundlagen - Eingebettete Systeme - Goethe-Universität
VHDL -- Grundelemente - Friedrich-Alexander-Universität Erlangen ...
VHDL-Crash-Kurs (PDF) - Friedrich-Alexander-Universität Erlangen ...
VHDL-Grundlagen - Technische Informatik an der Universität Frankfurt
VHDL-Grundlagen - Technische Informatik an der Universität Frankfurt
VHDL -- Simulation - Friedrich-Alexander-Universität Erlangen ...
Entwicklung eines 8 Bit RISC Prozessors mit VHDL