Hardware-Entwurf mit VHDL
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<strong>Hardware</strong>-<strong>Entwurf</strong> <strong>mit</strong> <strong>VHDL</strong><br />
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik<br />
COMPONENT and3<br />
PORT (a, b ,c : IN bit; y : OUT bit) ;<br />
END COMPONENT ;<br />
BEGIN<br />
and_a : and3 PORT MAP (a1, a2, a3, a_out) ;<br />
and_b : and2 PORT MAP (b1, b2, b_out) ;<br />
END BLOCK and_stage ;<br />
nor_stage : BLOCK<br />
PORT (aa, bb : IN bit; yy : OUT bit) ; -- Deklaration von Ports für den Block<br />
PORT MAP (aa => a_out, bb => b_out, yy => y) ;<br />
SIGNAL cc : bit ; -- Deklaration eines Signals<br />
COMPONENT or2 -- Deklaration eines OR-Gatters<br />
PORT (a, b : IN bit; y : OUT bit) ;<br />
END COMPONENT ;<br />
BEGIN<br />
or_c : or2 PORT MAP (a => aa, b => bb, y => cc) ;<br />
yy