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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • BLOCK-Anweisung: - Mit BLOCK-Anweisungen können komplexe Strukturmodelle übersichtlicher gestaltet werden. - Innerhalb von Blöcken können weitere Blöcke vorkommen. - In Blöcken können Deklarationen stehen, z.B. für lokale Variablen oder Signale. - Ein Block kann wie eine eigenständige Einheit mit Ports und Generics behandelt werden. - Syntax: block_name : BLOCK [IS] . . . -- USE-Anweisungen, Disconnections . . . -- Generics und Generic-Map, Ports und Port-Map . . . -- Deklaration von: Typen und Untertypen, Aliases, Konstanten, . . . -- Signalen, Files, Komponenten, Unterprogrammen, Attributen . . . -- Definition von: Unterprogrammen, Attributen, Konfigurationen . . . -- ab 1076-1993: Groups, Shared Variables BEGIN . . . -- nebenläufige Anweisungen zur strukturalen . . . -- Modellierung und zur Verhaltensmodellierung END BLOCK [block_name] ; - Die Verwendung des Schlüsselwortes IS ist erst ab dem Standard 1076-1993 möglich. - Beispiel: a1 a2 a3 b1 b2 and_stage a b c Abbildung 2.9: AOI-Gatter mit zwei Blöcken ARCHITECTURE structural_3 OF aoi IS SIGNAL a_out, b_out : bit ; BEGIN and_stage : BLOCK COMPONENT and2 PORT (a, b : IN bit; y : OUT bit) ; END COMPONENT ; a b and_a a_out y and_b y b_out aa or_c cc y VHDL-GRUNDLAGEN 55 a b bb nor_stage 1 structural_3 yy y

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik COMPONENT and3 PORT (a, b ,c : IN bit; y : OUT bit) ; END COMPONENT ; BEGIN and_a : and3 PORT MAP (a1, a2, a3, a_out) ; and_b : and2 PORT MAP (b1, b2, b_out) ; END BLOCK and_stage ; nor_stage : BLOCK PORT (aa, bb : IN bit; yy : OUT bit) ; -- Deklaration von Ports für den Block PORT MAP (aa => a_out, bb => b_out, yy => y) ; SIGNAL cc : bit ; -- Deklaration eines Signals COMPONENT or2 -- Deklaration eines OR-Gatters PORT (a, b : IN bit; y : OUT bit) ; END COMPONENT ; BEGIN or_c : or2 PORT MAP (a => aa, b => bb, y => cc) ; yy

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