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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik 2.7.3 Konfiguration - Konfiguration von VHDL-Modellen bedeutet: 1. Auswahl der gewünschten Architektur (ausreichend für Verhaltensmodelle), 2. Auswahl der Modelle für die einzelnen Instanzen, 3. Verbinden von Signalen und Ports auf den unterschiedlichen Hierarchieebenen, 4. Zuweisung von Werten an die Parameter (Generics) der einzelnen Instanzen. - Diese Angaben können in der CONFIGURATION erfolgen. Daneben können auch in Deklarationsteilen von Architekturen und Blöcken und in den GENERIC MAPs und PORT MAPs der Komponenteninstantiierungen Konfigurationsanweisungen stehen. - In vielen Fällen werden bei fehlenden Konfigurationen Defaultwerte verwendet. • Konfiguration von Architekturen mit Blöcken: - Blöcke können weitere Blöcke und Komponenten enthalten. Dementsprechend können in einer Blockkonfiguration Komponentenkonfigurationen und weitere Blockkonfigurationen stehen. - Mit hierarchisch geschachtelten FOR-Schleifen wird festgelegt, welche Modelle verwendet, wie die Ports verbunden und welche Werte den Generics zugewiesen werden. - Auf oberster Ebene wird zunächst die gewünschte Architektur ausgewählt. Für die hierarchisch untergeordneten Blöcke und Komponenten kommen weitere Konfigurationen hinzu. - Syntax für die Konfiguration von Architekturen mit Blöcken: CONFIGURATION conf_name OF entity_name IS . . . -- USE-Anweisungen, Attributzuweisungen, weitere Konfigurationsanweisungen, etc. FOR architecture_name -- Auswahl der Architektur -- Blockkonfiguration: FOR block_name . . . Weitere Blockkonfigurationen . . . Komponentenkonfigurationen END FOR ; -- Komponentenkonfiguration: FOR generation_name [ (index_bereich) ] . . . Komponentenkonfigurationen END FOR ; END FOR ; . . . END [ CONFIGURATION ] [ conf_name ] ; Das Schlüsselwort CONFIGURATION kann erst ab dem Standard 1076-1993 wiederholt werden. VHDL-GRUNDLAGEN 59

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • Konfiguration von Komponenten: - Die Konfiguration von Komponenten stellt den Zusammenhang zwischen dem in der Architektur instantiierten Komponentensockel und dem einzusetzenden Modell her. - Syntaxformen für die Konfiguration von Komponenten: 1. Angabe einer Konfiguration (conf_name): FOR inst_name_1 { , inst_name_n } : comp_name USE CONFIGURATION conf_name [ GENERIC MAP ( . . . ) ] [ PORT MAP ( . . . ) ] ; END FOR; 2. Angabe eines Entity-Architecture-Paares (entity_name(arch_name)): FOR inst_name_1 { , inst_name_n } : comp_name USE ENTITY entity_name [ (arch_name) ] [ GENERIC MAP ( . . . ) ] [ PORT MAP ( . . . ) ] ; END FOR; 3. Soll eine Komponenteninstanz unbesetzt bleiben, kann das Schlüsselwort OPEN verwendet werden: FOR inst_name_1 { , inst_name_n } : comp_name USE OPEN ; END FOR; Beispiel: Konfiguration eines Halbaddierers in_a in_b c1 c2 c4 c5 Abbildung 2.12: Halbaddierer mit zwei Instanzen VHDL-GRUNDLAGEN 60 a a xor_instance =1 & xor2 b y and_instance and2 b y c3 c6 halfadder sum carry

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