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Hardware-Entwurf mit VHDL

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Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • Inkrementelles Konfigurieren: - In der ursprünglichen VHDL-Norm ist nur die einmalige Konfiguration einer strukturalen Architektur erlaubt. Beim ASIC-Entwurf verhindert diese Einschränkung die Backannotation. - Ab dem Standard von 1993 ist das sog. inkrementelle Konfigurieren erlaubt, d.h. es sind mehrfache (sich überschreibende) Konfigurationen möglich. - Beispiel: ARCHITECTURE structural_5 OF aoi IS SIGNAL a_out, b_out, or_out : bit ; . . . -- Komponentendeklarationen -- Konfigurationen mit einheitlichen Laufzeiten für jeden Gattertyp: FOR ALL: inv USE ENTITY work.not1(behavioral) GENERIC MAP (0.75 ns, 0.7 ns) ; FOR ALL: or2 USE ENTITY work.or2(behavioral) GENERIC MAP (1.6 ns, 1.5 ns) ; FOR ALL : and2 USE CONFIGURATION work.and2_config ; FOR ALL : and3 USE CONFIGURATION work.and3_config ; BEGIN . . . -- Komponenteninstantiierungen END structural_5 CONFIGURATION aoi_config_5 OF aoi IS FOR structural_5 -- Konfigurationen mit spezifischen Laufzeiten: FOR inv_d : inv GENERIC MAP (0.9 ns, 0.8 ns) ; END FOR ; FOR or_c : or2 GENERIC MAP (1.8 ns, 1.7 ns) ; END FOR ; FOR and_b : and2 GENERIC MAP (1.3 ns, 1.9 ns) ; END FOR ; FOR and_a : and3 GENERIC MAP (1.4 ns, 2.0 ns) ; END FOR ; END FOR ; END aoi_config_5 ; Eine Simulation mit den Konfigurationen aus der Architektur verwendet z.B. geschätzte Werte für die Verzögerungszeiten. Die Simulation mit der Konfiguration aoi_config_5 dagegen weist den Gattern reale (z.B. nach dem Layout ermittelte) Laufzeiten zu. VHDL-GRUNDLAGEN 63

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik 2.8 Verhaltensmodellierung In VHDL kann auch nur das Verhalten eines Systems angegeben werden. Die Verhaltensmodellierung erfolgt durch nebenläufige und sequentielle Anweisungen, die beschreiben, wie sich die Signale in Abhängigkeit anderer Signale verhalten. 2.8.1 Einführendes Beispiel Wir betrachten das Verhaltensmodell eines Parallel-Seriell-Wandlers, der ein Byte parallel lädt und seriell ausgibt. Die Ausgabe beginnt mit einem Startbit und endet mit einem Paritätsbit als Stopbit. LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE work.pack.ALL; -- Package enthält die Funktion reduce_xor ENTITY p2s IS PORT( RSTn : IN std_logic; Clock : IN std_logic; PL : IN std_logic; DIN : IN std_logic_vector(7 DOWNTO 0); Serout : OUT std_logic); END p2s; ARCHITECTURE behavioral OF p2s IS SIGNAL DFF : std_logic_vector(7 DOWNTO 0); SIGNAL Startbit, Parbit : std_logic; BEGIN PROCESS (RSTn, Clock) BEGIN IF (RSTn = '0') THEN Startbit

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