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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Beispiel: VHDL-Modell eines Schnittstellenbausteins auf algorithmischer Ebene Das Beispiel zeigt einen Ausschnitt aus der Architektur eines Schnittstellenbausteins. Der Baustein soll immer dann, wenn er von einem Controller eine Aufforderung erhält, eine Adresse aus einem internen Register nach frühestens 10 ns auf den Bus legen. Dieses VHDL-Modell ist eine reine algorithmische Beschreibung, da es nur Signalveränderungen beschreibt, ohne jeden zeitlichen Bezug zu einem Taktsignal und ohne die Verwendung von Hardwarekomponenten. --------------------------------------------------------------------------- ARCHITECTURE algorithmic_level OF io_ctrl IS BEGIN ... write_data_alg : PROCESS BEGIN WAIT UNTIL adr_request = ’1’; WAIT FOR 10 ns; bus_adr

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik IF rising_edge (clk) THEN END IF; IF ((adr_request = ’1’) AND (tmp = false) THEN tmp := true; ELSIF (tmp = true) THEN END IF; bus_adr

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