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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik - Syntax der Variante „selected signal assignment“ (ssa): [assignment_label: ] WITH expression SELECT sig_name

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • Assertions: - Assertions dienen zur Überprüfung von Bedingungen, zur Ausgabe von Meldungen und zur Simulatorsteuerung. - Syntax: [assert_label:] ASSERT condition [REPORT ’’message_string’’] [SEVERITY severity_level] ; - Bei der ASSERT-Anweisung wird geprüft, ob die angegebene Bedingung (condition) wahr ist oder nicht. Falls die Bedingung nicht erfüllt ist, wird die Meldung (message_string), die nach dem Schlüsselwort REPORT steht, ausgegeben. - Nach dem Schlüsselwort SEVERITY wird eine der 4 möglichen Fehlerklassen (severity_level) angegeben: note, warning, error (Default) und failure. Bei den Simulatoren ist einstellbar, welche Fehlerklasse zum Abbruch führt. - Beispiel: ENTITY s_r_latch IS PORT ( s : IN bit ; r : IN bit ; q : OUT bit ; q_n : OUT bit ) ; END ENTITY s_r_latch ; ARCHITECTURE checking OF s_r_latch IS BEGIN q

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