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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik 1.3 Überblick über Entwurfsabläufe Die folgende Abbildung zeigt eine Übersicht zum prinzipiellen Entwurfsablauf von ASICs (Application Specific Integrated Circuits). Verhaltensbeschreibung auf Algorithmus-Ebene Simulation auf Algorithmus-Ebene Verhaltensbeschreibung auf RT-Ebene RT-Simulation RT-Synthese und Logik-Synthese Simulation der Gatternetzliste Testsynthese / ATPG Layoutsynthese Layout Extraktion Backannotation Postlayoutsimulation Maskendaten Testsynthese ergänzt ASIC selektiv mit „Scan Logic“ ATPG: Automatic Test Pattern Generation (mit Angabe der Fehlerüberdeckung) Optimierung, wenn Layout ursprüngliche Spezifikation nicht erfüllt Abbildung 1.2: Prinzipieller Entwurfsablauf von ASICs Im Verlauf des dargestellten Top-down-Entwurfs erfolgt eine schrittweise Verfeinerung von einer abstrakten Beschreibung auf Verhaltensebene zur elektrischen Ebene in Geometriesicht (Maskendaten). Dabei muss jedes Zwischenergebnis auf Korrektheit geprüft werden. EINLEITUNG 5

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik Die folgende Abbildung zeigt eine Übersicht zum prinzipiellen Entwurfsablauf von programmierbarer Logik, z.B. von FPGAs (Field Programmable Gate Arrays). FSM Netzliste Datenpfad 1001110010… RTL design RTL elaboration and optimization Architecture-independent optimization Technology mapping & Architecture-specific optimization Clustering & Placement Placement-driven Optimization& incremental Placement Routing Bitstream Generation Abbildung 1.3: Prinzipieller Entwurfsablauf programmierbarer Logik RT- Synthese Logiksynthese Layoutsynthese Beim Entwurf programmierbarer Logik kann sich der Designer im Gegensatz zum ASIC-Entwurf fast gänzlich auf die RT- und die Logikebene konzentrieren. Eventuelle Fehler im Design können wesentlich leichter behoben werden als beim ASIC-Entwurf. Der Designer muß sich auch nicht um Fragen der Testbarkeit kümmern. Trotz einiger Unterschiede gibt es in den Entwurfsabläufen für digitale Schaltungen und Systeme große Gemeinsamkeiten. Grundlegend bei jedem Entwurf ist die Modellierung, die Simulation und die Synthese (Struktursynthese). Das sog. Front-End-Design, d.h. die Definition, Validierung und Umsetzung eines Designs bis zur Logikebene ist Bestandteil dieser Lehrveranstaltung. In Kapitel 2 beginnen wir zunächst mit den Grundlagen der Sprache VHDL. Kapitel 3 beschreibt dann Möglichkeiten zur Validierung von Entwürfen mittels VHDL-Simulation. Im Kapitel 4 werden weitere Datentypen betrachtet. Kapitel 5 beschreibt grundlegende Synthesearten und Syntheseaufgaben. Im Kapitel 6 wenden wir uns dann der synthesegerechten VHDL-Modellierung kombinatorischer und sequentieller Hardware zu. EINLEITUNG 6

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