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Hardware-Entwurf mit VHDL

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Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik ... ... END FOR; END FOR; -- DUT-Konfiguration(en) END xyz_tb_config; -------------------------------------------------------------------- Beispiel: Testbench für einen Volladdierer mit Stimuli Generation und Response Control Es folgt zunächst das Modell für den Volladdierer: --------------------------------------------------------------------------- LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY FA IS PORT (A : IN STD_LOGIC; END FA; B : IN STD_LOGIC; CI : IN STD_LOGIC; S : OUT STD_LOGIC; COUT : OUT STD_LOGIC); --------------------------------------------------------------------------- ARCHITECTURE RTL OF FA IS BEGIN S

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik ARCHITECTURE behavioral OF tb_fa IS SUBTYPE stim IS STD_LOGIC_VECTOR(1 TO 3); SIGNAL input_a : STD_LOGIC; SIGNAL input_b : STD_LOGIC; SIGNAL input_c : STD_LOGIC; SIGNAL output_sum : STD_LOGIC; SIGNAL output_carry : STD_LOGIC; COMPONENT adder_socket PORT ( x1 : IN STD_LOGIC; END COMPONENT; BEGIN x2 : IN STD_LOGIC; x3 : IN STD_LOGIC; x4 : OUT STD_LOGIC; x5 : OUT STD_LOGIC); inst_fa : adder_socket PORT MAP (input_a, input_b, input_c, output_sum, output_carry); stimuli_and_check : PROCESS BEGIN (input_a, input_b, input_c)

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