Hardware-Entwurf mit VHDL
Hardware-Entwurf mit VHDL
Hardware-Entwurf mit VHDL
Sie wollen auch ein ePaper? Erhöhen Sie die Reichweite Ihrer Titel.
YUMPU macht aus Druck-PDFs automatisch weboptimierte ePaper, die Google liebt.
<strong>Hardware</strong>-<strong>Entwurf</strong> <strong>mit</strong> <strong>VHDL</strong><br />
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik<br />
WAIT;<br />
END PROCESS;<br />
END behavioral;<br />
WAIT FOR 5 NS; -- absolute Zeit: 36 ns<br />
ASSERT (output_sum = '1')<br />
REPORT "output_sum isn't 1" SEVERITY FAILURE;<br />
ASSERT (output_carry = '1')<br />
REPORT "output_carry isn't 1" SEVERITY FAILURE;<br />
---------------------------------------------------------------------------<br />
CONFIGURATION tb_fa_cfg OF tb_fa IS<br />
FOR behavioral<br />
FOR inst_fa : adder_socket USE ENTITY work.fa(RTL)<br />
END FOR;<br />
END FOR;<br />
END tb_fa_cfg;<br />
PORT MAP (A => x1,<br />
B => x2,<br />
CI => x3,<br />
S => x4,<br />
COUT => x5);<br />
---------------------------------------------------------------------------<br />
Erläuterungen:<br />
• Entity: Die Entity der Testbench hat weder Eingänge noch Ausgänge.<br />
• Architecture:<br />
1. Der Volladdierer wird <strong>mit</strong> dem Namen „adder_socket“ deklariert.<br />
2. Instantiierung des Volladdierers:<br />
Der Fulladder wird <strong>mit</strong> dem Namen „inst_fa“ instantiiert. Über eine PORT MAP werden<br />
die Signale der Testbench <strong>mit</strong> der Instanz verbunden.<br />
3. Stimulibeschreibung:<br />
In einer Signalzuweisung vom Zeitnullpunkt an werden in zeitlich aufsteigender Reihenfolge<br />
alle acht Eingangskombinationen erzeugt (als qualified expressions).<br />
4. Überprüfung der Antworten:<br />
Die Überprüfung der Antworten erfolgt in acht Abschnitten <strong>mit</strong> je einer WAIT- und zwei<br />
ASSERT-Anweisungen (Summen- und Carry-Out-Bit). Die Fehlerklasse ist „failure“.<br />
<strong>VHDL</strong> - SIMULATION 94