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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik WAIT FOR 5 NS; -- absolute Zeit: 6 ns ASSERT (output_sum = '1') REPORT "output_sum isn't 1" SEVERITY FAILURE; ASSERT (output_carry = '0') REPORT "output_carry isn't 0" SEVERITY FAILURE; WAIT FOR 5 NS; -- absolute Zeit: 11 ns ASSERT (output_sum = '1') REPORT "output_sum isn't 1" SEVERITY FAILURE; ASSERT (output_carry = '0') REPORT "output_carry isn't 0" SEVERITY FAILURE; WAIT FOR 5 NS; -- absolute Zeit: 16 ns ASSERT (output_sum = '0') REPORT "output_sum isn't 0" SEVERITY FAILURE; ASSERT (output_carry = '1') REPORT "output_carry isn't 1" SEVERITY FAILURE; WAIT FOR 5 NS; -- absolute Zeit: 21 ns ASSERT (output_sum = '1') REPORT "output_sum isn't 1" SEVERITY FAILURE; ASSERT (output_carry = '0') REPORT "output_carry isn't 0" SEVERITY FAILURE; WAIT FOR 5 NS; -- absolute Zeit: 26 ns ASSERT (output_sum = '0') REPORT "output_sum isn't 0" SEVERITY FAILURE; ASSERT (output_carry = '1') REPORT "output_carry isn't 1" SEVERITY FAILURE; WAIT FOR 5 NS; -- absolute Zeit: 31 ns ASSERT (output_sum = '0') REPORT "output_sum isn't 0" SEVERITY FAILURE; ASSERT (output_carry = '1') REPORT "output_carry isn't 1" SEVERITY FAILURE; VHDL - SIMULATION 93

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik WAIT; END PROCESS; END behavioral; WAIT FOR 5 NS; -- absolute Zeit: 36 ns ASSERT (output_sum = '1') REPORT "output_sum isn't 1" SEVERITY FAILURE; ASSERT (output_carry = '1') REPORT "output_carry isn't 1" SEVERITY FAILURE; --------------------------------------------------------------------------- CONFIGURATION tb_fa_cfg OF tb_fa IS FOR behavioral FOR inst_fa : adder_socket USE ENTITY work.fa(RTL) END FOR; END FOR; END tb_fa_cfg; PORT MAP (A => x1, B => x2, CI => x3, S => x4, COUT => x5); --------------------------------------------------------------------------- Erläuterungen: • Entity: Die Entity der Testbench hat weder Eingänge noch Ausgänge. • Architecture: 1. Der Volladdierer wird mit dem Namen „adder_socket“ deklariert. 2. Instantiierung des Volladdierers: Der Fulladder wird mit dem Namen „inst_fa“ instantiiert. Über eine PORT MAP werden die Signale der Testbench mit der Instanz verbunden. 3. Stimulibeschreibung: In einer Signalzuweisung vom Zeitnullpunkt an werden in zeitlich aufsteigender Reihenfolge alle acht Eingangskombinationen erzeugt (als qualified expressions). 4. Überprüfung der Antworten: Die Überprüfung der Antworten erfolgt in acht Abschnitten mit je einer WAIT- und zwei ASSERT-Anweisungen (Summen- und Carry-Out-Bit). Die Fehlerklasse ist „failure“. VHDL - SIMULATION 94

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