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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • Configuration: Die Konfiguration des zu simulierenden Modells erfolgt unter Verwendung des Konstruktes USE ENTITY. Über eine PORT MAP werden die Komponentenports mit den Ports des Modells verbunden. 2. Testbench mit zwei oder drei VHDL-Modellen: Die Testbench dient in diesem Fall nur der Zusammenschaltung von zwei oder drei Modellen, d.h. sie ist rein struktural. Sie ist aufwendiger als die Testbench, die aus einem einzigen VHDL-Modell besteht. Stimuli Generation DUT Response Control model_stim model model_tb Stimuli Generation model_stim DUT model model_tb Response Control model_resp zwei VHDL-Modelle: Abbildung 3.2: Testbench mit zwei oder drei VHDL-Modellen - ein Modell für die Stimuli Generation und die Response Control - ein Modell für die Testbench drei VHDL-Modelle: - ein Modell für die Stimuli Generation - ein Modell für die Response Control - ein Modell für die Testbench Die Vorteile einer Testbench mit mehreren VHDL-Modellen liegen darin, daß sich die einzelnen Modelle leichter wieder verwenden lassen. Beispielsweise kann ein Stimuli-Generator mehrfach verwendet werden oder einfach durch ein Modell für andere Stimuli-Datensätze ausgetauscht werden. Da Testbenches häufig komplexe VHDL-Modelle sind ist die Entwicklung einer Testbench meist sehr aufwendig. Bei Fehlern in der Simulation ist stets darauf zu achten, ob die Fehler von dem zu prüfenden Modell oder von der Testbench verursacht werden. VHDL - SIMULATION 95

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik 3.3 Stimuliprogrammierung und Antwortkontrolle In diesem Kapitel wird die Erzeugung von Stimulidaten und die Antwortkontrolle näher behandelt. Einfache Stimuligenerierung und Antwortkontrolle für kombinatorische Schaltungen: Eine einfache Möglichkeit für die Stimuligenerierung ist die Verwendung eines Prozesses mit einer komplexen Signalzuweisung. Die Kontrolle der Antworten kann in einem weiteren Prozess durch die Verwendung von Assert-Anweisungen erfolgen. Dabei werden die (stabilen) Antworten des Modells einzeln und der Reihe nach geprüft. Beispiel: Selbstprüfende Testbench für ein NAND-Gatter mit 2 Eingängen Modell für NAND-Gatter mit 2 Eingängen: -------------------------------------------------------------------------- LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY nand2 IS PORT (a : IN STD_LOGIC; END nand2; b : IN STD_LOGIC; y : OUT STD_LOGIC); --------------------------------------------------------------------------- ARCHITECTURE RTL OF nand2 IS BEGIN y

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