Einführung in Computer Microsystems

Prof. Dr.-Ing. Sorin A. Huss
Einführung in
Computer Microsystems
Sommersemester 2009
FSL_V20 Register Descriptions
Lösungsvorschlag
Not applicable.
11
Fast SImplex Link (FSL) Bus (v2.11a)
Unter http://www.vlsi.informatik.tu-darmstadt.de/student_area/kv_CompMicroSys/ finden Sie den zur Übung
11 aktuellen VHDL-Quellcode, der die modulare Addition und Montgomery-Multiplikation implementiert.
FSL_V20 Interrupt Descriptions
FSL-AnbindungFür The signals FSL_Has_Data, die modulare Addition FSL_Full und and dieFSL_Control_IRQ Montgomery-Multiplikation have interrupt soll ein properties Interface anthat den FSL make (Fast them Simplex
Link) erstellt werden. Der Einfachheit halber soll die Komponente nur Daten empfangen und nicht selbst versenden können.
easily connected to an interrupt controller, i.e. when asserted an interrupt may be generated.
Die Ports für den FSL sind in dem Modul fsl.vhd wie folgt deklariert:
FSL_V20 Bus Operation
entity fsl is
Port(
-- Bus protocol ports , do not add or delete.
FSL_Clk : in std_logic;
X-Ref Target - Figure 2
FSL_Rst : in std_logic;
FSL_S_Read : out std_logic;
CLK
FSL_S_Data : in std_logic_vector(0 to 7);
FSL_S_Control : in std_logic;
FSL_M_FULL FSL_S_Exists : in std_logic
-- DO NOT EDIT ABOVE THIS LINE ---------------------
);
end fsl;
FSL_M_WRITE
Die Testbench legt Daten- und Kontrollsignale über die Ports FSL_S_Data und FSL_S_Control an. Der Komponente wird per
FSL_S_Exists FSL_M_DATA mitgeteilt, dass valide Data Daten 1 anliegen. Nachdem Data 2 dieData Komponente 3 die Daten angenommen Data hat 4 muss Sie dies
per FSL_S_Read quitieren.
Die Kommunikations- und Datenabhängigkeiten sind in Abbildung abgebildet. Bitte beachten Sie, dass neue Daten auch direkt
FSL_M_CONTROL Control 1 Control 2 Control 3 Control 4
im nächsten Takt anliegen können (Burst-Modus), siehe Data und Data 3.
Write 1 Write 2 Write 3 Write 4
Erweitern Sie daher das Modul fsl.vhd um einen Automaten, der Daten anhand folgender Sequenz annimmt:
a) Operation: Control=1 Figure und Daten=10 2: Fast Simplex 16 (Multiplikation), Link (FSL) bzw. (v2.10a) Daten=A0 Write 16 (Addition). Operation
DS449_02_062507
X-Ref Target - Figure 3
CLK
FSL_S_EXISTS
FSL_S_DATA
Data 1 Data 2 Data 3
FSL_S_CONTROL
Control 1 Control 2 Control 3
FSL_S_READ
Read 1
Read 2
Figure 3: Abbildung Fast Simplex 1: Fast Simplex Link (FSL) Linx (v2.10a) (FSL) Datenempfang Read Operation
Read 3
DS449_03_062507
FSL Bus Write Operation
H. Gregor Molter molter@iss.tu-darmstadt.de (06151) 16-6692 – Alexander Biedermann biedermann@iss.tu-darmstadt.de (06151) 16-6710 1
The write to the FSL bus is controlled by the FSL_M_Write signal. The following sequence of operations
indicate a write operation on the FSL bus. When the data in FSL_M_Data and control bit in

) Operand 1: Control=0 und Daten=Adresse von Operand 1 im RAM.
c) Operand 2: Control=0 und Daten=Adresse von Operand 2 im RAM.
d) Ergebnis: Control=0 und Daten=Adresse im RAM an die das Ergebnis geschrieben werden soll.
Die mitgelieferte Testbench enthält jeweils einen Test für die Addition und für die Multiplikation. Nach der Addition sollte an
ram(6) = 006911 16 stehen. Bei der Multiplikation entsprechend ram(6) = 010B81 16 .
Der Automat für die Kommunikation für den FSL:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use work.datatypes.all;
entity fsl is
Port(
-- Bus protocol ports , do not add or delete.
FSL_Clk : in std_logic;
FSL_Rst : in std_logic;
FSL_S_Read : out std_logic;
FSL_S_Data : in std_logic_vector(0 to 7);
FSL_S_Control : in std_logic;
FSL_S_Exists : in std_logic
-- DO NOT EDIT ABOVE THIS LINE ---------------------
);
end fsl;
architecture Behavioral of fsl is
component fsm is
Port ( clock : in STD_LOGIC;
reset : in STD_LOGIC;
op1_addr : in type_wd_addr;
op2_addr : in type_wd_addr;
result_addr : in type_wd_addr;
operation : in operation_type;
start : in STD_LOGIC;
ready : out STD_LOGIC);
end component fsm;
for all: fsm use entity work.fsm(Behavioral);
type fsl_state_type is (WAIT_READY , CMD , OP1 , OP2 , RES , WAIT_READY_ZERO);
signal r_op1 : type_wd_addr;
signal r_op2 : type_wd_addr;
signal r_res : type_wd_addr;
signal r_operation : operation_type;
signal r_start : STD_LOGIC;
signal r_ready : STD_LOGIC;
signal r_read : STD_LOGIC;
signal FSL_STATE : fsl_state_type;
begin
component_fsm : fsm port map(
clock => FSL_Clk ,
reset => FSL_Rst ,
op1_addr => r_op1 ,
op2_addr => r_op2 ,
result_addr => r_res ,
operation => r_operation ,
start => r_start ,
ready => r_ready
);
FSL_S_Read

_op2 ’0’);
r_res ’0’);
r_operation

Formel berechnenDas RAM ist mit folgenden Werten initialisiert:
ram(i) Wert Bedeutung
0 011BC3 16 Modul m
1 005923 16 a
2 000FEE 16 b
3 00AFFE 16 c
4 0092D3 16 R 2
5 000001 16 Konstante 1
6 000000 16 Frei zur Verwendung (tmp)
Berechnen Sie mit Hilfe der Additions- und Montgomery-Multiplikations-Komponente die Formel (a + b) 2 c = r.
Überlegen Sie wie in welcher Reihenfolge Sie die Operationen ausführen und wann Sie wie die Operanden in den Montgomery-
Raum überführen und wieder zurück transformieren. Ihre Lösung sollte so wenig Operationen wie möglich enthalten! Erweitern
Sie die Testbench dementsprechend, um obige Formel zu berechnen.
Eine effiziente Lösung ist:
a) Addition: tmp = a + b
b) Montgomery-Multiplikation: b = MM tmp, R 2 (Transformation von a + b in den Montgomery-Raum (a + b)R)
c) Montgomery-Multiplikation: a = MM (b, b) ((a + b) 2 im Montgomery-Raum ((a + b) 2 )R)
d) Montgomery-Multiplikation: tmp = MM (a, c) (Berechnung Endergebnis (a + b) 2 c inklusive Rücktransformation aus
dem Montgomery-Raum)
Das Endergebnis ist 00002A 16 = 42 10 . Dies lässt sich mit Hilfe von nur 1 Addition und 3 Montgomery-Multiplikationen
berechnen:
...
burst(OP_ADD , a_addr , b_addr , tmp_addr);
burst(OP_MULT , tmp_addr , r2_addr , b_addr);
burst(OP_MULT , b_addr , b_addr , a_addr);
burst(OP_MULT , a_addr , c_addr , tmp_addr);
... oder auch mit ...
nonburst(OP_ADD , a_addr , b_addr , tmp_addr);
nonburst(OP_MULT , tmp_addr , r2_addr , b_addr);
nonburst(OP_MULT , b_addr , b_addr , a_addr);
nonburst(OP_MULT , a_addr , c_addr , tmp_addr);
...
H. Gregor Molter molter@iss.tu-darmstadt.de (06151) 16-6692 – Alexander Biedermann biedermann@iss.tu-darmstadt.de (06151) 16-6710 4