VHDL-Grundlagen - Technische Informatik an der Universität Frankfurt

Praktikum
Grundlagen von Hardwaresystemen
Sommersemester 2007
Versuch 1: VHDL-Grundlagen
12. April 2007
Fachbereich 12: Mathematik für Informatik
Institut für Informatik
Professur für Technische Informatik
Prof. Dr. K. Waldschmidt
Johann Wolfgang Goethe-Universität
Frankfurt am Main

Inhaltsverzeichnis
1 Einleitung 2
2 Grundlagen 4
2.1 VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
2.1.1 Entity, Architektur und Signale . . . . . . . . . . . . . . . . . . . . . . 4
2.1.2 Simulation einer VHDL-Schaltung . . . . . . . . . . . . . . . . . . . . 9
2.1.3 Konfiguration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.1.4 Das gesamte Projekt . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.1.5 Hinweise zur Benutzung des ModelSim VHDL-Compilers . . . . . . . 13
2.2 Addierer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.2.1 Halb- und Volladdierer . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
3 Anmerkungen und Tipps 15
4 Vorbereitungsaufgaben 16
5 Praktikumsaufgaben 19
1

Kapitel 1
Einleitung
Die Entwicklung von mikroelektronischen Schaltungen auf hohem Abstraktionsniveau wird
durch den starken Anstieg der Entwicklungskomplexität bei sehr stark reduzierten Entwicklungszeiten
bestimmt.
Um konkurrenzfähig zu bleiben, reichen herkömmliche Wege über graphische Schaltplaneingaben
auf Logikelementebene in der Industrie schon seit längerem nicht mehr aus. Aus
diesem Grund kommen Hardwarebeschreibungssprachen zum Einsatz, um Schaltungen zu
entwerfen. Zudem besteht die Möglichkeit den entworfenen Quellcode mit zur Verfügung stehenden
Simulationsprogrammen zu testen und das Verhalten der Schaltung schon vor der
Synthese zu überprüfen. Diese Beschreibungssprachen werden in zwei Kategorien unterteilt:
ˆ Hardwarebeschreibungssprachen
ˆ Modellierungs- und Simulationssprachen
Eine Hardwarebeschreibungssprache (engl. Hardware Description Language, HDL)
bezeichnet eine Sprache innerhalb einer allgemeinen Klasse von Beschreibungssprachen in
der Elektronik. Mit ihr können die Funktion von Schaltungen und ihr Design beschrieben,
sowie durch Simulation getestet werden. Sie drücken ein zeitliches Verhalten und/oder eine
(räumliche) Schaltkreisstruktur in normalem Text aus. Zu dieser Klasse gehören die Hardwarebeschreibungssprachen,
die in Tabelle 1 aufgelistet sind.
Eine Modellierungs- und Simulationssprache wie SystemC ist insbesondere für die
Entwicklung von komplexen elektronischen Systemen, die sowohl Hardware- als auch Softwarekomponenten
enthalten, geeignet. Im Gegensatz zu reinen Hardwarebeschreibungssprachen
wird SystemC vorrangig zur Modellierung auf noch höheren Abstraktionsebenen eingesetzt,
womit Simulationen um den Faktor 100 bis 1000 schneller durchgeführt werden können. Selbst
längere Programme, z.B. die Firmware eingebetteter Systeme, die auf der beschriebenen Hardware
ablaufen, können mitsimuliert werden.
In diesem Praktikum wird eine Hardwarebeschreibungssprache benötigt, die für die Beschreibung
und Simulation digitaler Systeme und deren Umgebung geeignet ist. Wir haben
uns für VHDL, welche 1983 vom amerikanischen Departament of Defense initiiert wurde,
entschieden.
Ein besonderer Vorteil der Benutzung der Hardwarebeschreibungssprachen liegt in der
gemeinsamen Nutzung einheitlicher Modellierung für Simulation und Synthese. Die Simulation
dient der Verifikation der Entwurfsidee; die Synthese setzt die Hardwarebeschreibung
2

KAPITEL 1. EINLEITUNG 3
HDL Standardisierung Anbieter
VHDL IEEE 1076-1987 EDA
Verilog IEEE 1364-1995 EDA
GHDL
(Genrad)
MHDL
VHDL-AMS (IEEE 1976.1) (EDA)
Verilog (OVI) (EDA)
MAST
Analogy
FAS
Anacad/MGC
Spectre-HDL
Cadence
IRENE
IMAG
Grenoble 183
KARL Universität Kaiserslautern 1979
AHPL Universität Arizona 1974
DACAPO
DOSIS GmbH Dortmund
Tabelle 1.1: Hardwarebeschreibungssprachen
automatisch in eine Netzliste um. Letztere ist die Grundlage für die Implementierung der
Schaltung auf Hardwareplattformen wie ASIC, FPGA und CPLD.
Das Entwurfsziel des Praktikums ist ein FPGA von Xilinx. Den FPGA-Markt teilen sich
im Wesentlichen die Firmen Xilinx und Altera. Daneben gibt es noch einige weitere Nischenanbieter
wie Actel, Lattice und QuickLogic. Xilinx wurde ausgewählt, da neben der
Marktbedeutung auch bereits entsprechende Software und Erfahrung an der Professur vorhanden
sind.

Kapitel 2
Grundlagen
In diesem Versuch werden grundlegende VHDL-Konzepte erläutert. Am Beispiel eines NANDund
eines XOR-Gatters wird der VHDL-Sprachumfang schrittweise und problemorientiert
eingeführt. Im Einzelnen werden dabei die folgenden Punkte behandelt:
ˆ Methoden der Schaltungsbeschreibung:
– Konzept: Trennung zwischen Schnittstelle(Port), Entwurfseinheit(Entity) und Verhalten
(Architecture)
– Beschreibungsstile der Schaltungen:
* strukturelle Beschreibung
* Datenflussbeschreibung
* algorithmische Beschreibung
ˆ Definition von Signalen
ˆ Bedienung der VHDL-Entwurfsumgebung (Compiler und Simulator)
ˆ Modellierung einfacher boolescher Schaltnetze
ˆ Beschreibung von Halb- und 1-Bit-Volladdierern
2.1 VHDL
2.1.1 Entity, Architektur und Signale
Die nachfolgend aufgeführten VHDL-Elemente sind als grundlegende Strukturelemente jeder
VHDL-Beschreibung anzusehen.
Entity
In der mit Entity bezeichneten Entwurfseinheit werden die Schnittstellen eines VHDL-Funktionsblocks
nach außen beschrieben. Unter der Schnittstelle einer Schaltung versteht man
die Menge aller Signalleitungen, die diese Schaltung mit ihrer Umgebung verbinden, inklusive
der Information über die Signaleigenschaften wie z.B. Wertebereiche und Signalrichtungen.
Beim Vergleich eines Board-Designs mit einem VHDL-Quellcode stellt eine Entity den zu
4

KAPITEL 2. GRUNDLAGEN 5
bestückenden IC-Gehäusetyp dar, der durch die Anzahl, die Eigenschaften und die Bezeichnung
der Anschlüsse definiert ist. Die Deklaration der Anschlüsse innerhalb der Entity erfolgt
mit Hilfe der Port-Anweisung. Dabei beschreibt jedes Element der Port-Anweisung einen
oder mehrere Anschlüsse.
Entity-Syntax
entity is
port ();
end ;
entity NAND gate i s
port ( a , b : in STD LOGIC ;
c : out STD LOGIC ) ;
end NAND gate ;
Listing 2.1: Deklaration eines NAND-Gatters
a
b
NAND_gate
c
Abbildung 2.1: Graphische Darstellung der Entity eines NAND-Gatters
Die Entity einer Schaltung (mit zwei Eingängen und einem Ausgang) kann man auch
graphisch wie in Abbildung 2.1 darstellen. Dabei sind a und b die Eingangssignale und c das
Ausgangssignal der Schaltung. Alle drei Signale sind vom Typ std logic, was bedeutet, dass
es sich um einzelne Logiksignale handelt.
Signale
Signale sind ein weiteres zentrales Element von VHDL. Ähnlich wie Variablen in anderen
Programmiersprachen sind Signale in VHDL die Datenträger. Nach einer Signalzuweisung
nimmt das Signal einen bestimmten Wert an. Natürlich kann das Signal auf den augenblicklichen
Wert abgefragt werden oder mit anderen Signalen und geeigneten Operatoren verknüpft
werden.
Vergleichbar mit einem Stück Draht verbindet ein Signal Ausgang und Eingang zweier
Teilschaltungen (z. B. Gatter, Flip-Flop etc.). Doch nicht jedes Signal ist nach der Synthese
auch tatsächlich als Verbindungsleitung vorhanden. Während der Synthese können Signale
als Folge einer Optimierung verschwinden oder neue hinzukommen.
Jedes Signal ist von einem eindeutig zu definierenden Typ und besitzt einen eindeutigen
Namen. Zur Einführung soll hier zunächst nur der Signaldatentyp std logic bzw.
std logic vector benutzt werden, welcher den Anwendern aus dem std logic 1164 Paket
der Bibliothek IEEE zur Verfügung steht. Das Paket std logic 1164 stellt 9-wertige Logik
dar, kann aber auch 3-, 4- und 5-wertige Logik realisieren. Das heißt, dass der Wertevorrat
des Signaldatentyps std logic aus neuen logischen Werten besteht. Für das Praktikum

KAPITEL 2. GRUNDLAGEN 6
sind folgende vier Werte relevant: 0, 1, U, X. Ein std logic vector stellt einen aus mehreren
std logic Signalen bestehenden Bus dar. Dieser Bus kann entweder aufsteigend, z.B.
als std logic vector(0 to 7) oder aber abfallend als std logic vector(7 downto 0) bezeichnet
werden.
Die IEEE-Library ist sehr weit verbreitet. Abhängig von der verwendeten Entwurfsumgebung
können auch andere Bibliotheken mit anderen Bezeichnern verwendet werden, die man
von einem Hersteller erhalten oder die man selbst geschrieben hat.
Im Quellcode können diese Datentypen verwendet werden, wenn vor der entity-Deklaration
die IEEE-Bibliothek mit Hilfe einer library-Anweisung deklariert wird. Zusätzlich muss
durch die use-Anweisung angegeben werden, dass alle Komponenten des std logic vector 1164
Pakets verwendet werden sollen.
Library IEEE ;
use IEEE . s t d l o g i c 1 1 6 4 . a l l ;
Signale können an folgenden Stellen im VHDL-Code deklariert werden:
ˆ als Port der entity-Deklaration für entity-globale Signale.
ˆ innerhalb einer architecture als architektur-globale Signale. Im Allgemeinen werden
alle Signale, die keine Ports sind, so deklariert.
Syntax eines Signals
signal : ;
Für den Modus der Ein-/Ausgänge einer Portdeklaration gilt:
1. in: Eingang, nur auf rechter Seite von Variablen-/Signalzuweisungen, also in Ausdrücken,
zulässig.
2. out: Ausgang, nur auf linker Seite von Signalzuweisungen zulässig.
3. inout: bidirektionale Leitung, kann im Code lesend und schreibend benutzt werden.
Architektur
Die Architektur beschreibt das Innenleben, d.h. die Funktionalität des VHDL-Codes. Jeder
Entity muss (mindestens) eine Architektur zugeordnet sein. In obiger Vorstellung beschreibt
also die Architektur, welche Funktion bzw. welcher Chip sich in dem Gehäuse befindet.
Syntax einer Architektur:
architecture of is
[Lokale Deklarationen]
begin
end ;
Der Deklarationsteil definiert Typen, Unterprogramme, Konstanten und Signale, die in
dieser Architektur benötigt werden, während die VHDL-Anweisungen das eigentliche Innenleben
beschreiben. Für diese Beschreibung gibt es drei Stile: Verhalten, Datenfluss und Struktur.
Innerhalb des Anweisungsteils kann ein Stil oder eine beliebige Kombination dieser Stile
benutzt werden.

KAPITEL 2. GRUNDLAGEN 7
Verhalten Die Grundstruktur der Verhaltensbeschreibung ist der Prozess.
Syntax eines Prozesses:
: process ()
begin
end process ;
Listing 2.2: Verhaltensbeschreibung eines NAND-Gatters
architecture behavior of NAND gate i s
begin
P1 : process ( a , b )
begin
i f ( a = ’ 1 ’ ) and ( b = ’ 1 ’ ) then
c

KAPITEL 2. GRUNDLAGEN 8
use IEEE . s t d l o g i c 1 1 6 4 . a l l ;
entity And gatter i s
port (
in0 , in1 : in STD LOGIC ;
out0 : out STD LOGIC
) ;
end And gatter ;
architecture dataflow of And gatter i s
begin
out0

KAPITEL 2. GRUNDLAGEN 9
in0 , in1 : in STD LOGIC ;
out0 : out STD LOGIC
) ;
end component ;
component I n v e r t e r
port (
in0 : in STD LOGIC ;
out0 : out STD LOGIC
) ;
end component ;
signal And out0 , I n v e r t e r 1 o u t 0 : STD LOGIC ;
begin
And : And gatter port map ( a , b , And out0 ) ;
I n v e r t e r 1 : I n v e r t e r port map ( And out0 , I n v e r t e r 1 o u t 0 ) ;
−− S i g n a l mapping
c

KAPITEL 2. GRUNDLAGEN 10
architecture Test NAND of SimBox
i s
−− Hier muss das NAND−Gatter mit
−− den g l e i c h e n Ports und Portnamen
−− wie in der E n t i t y a l s Komponente d e k l a r i e r t werden
component NAND gate
port (
a , b : in STD LOGIC ;
c : out STD LOGIC
) ;
end component ;
−− h i e r werden d i e S i g n a l e d e k l a r i e r t ,
−− d i e in der Simbox verwendet werden
signal a t e s t , b t e s t , c t e s t : STD LOGIC ;
begin
−− Dies i s t d i e I n s t a n t i i e r u n g von
−− my NAND gate der ” Klasse ” NAND gate
my NAND gate : NAND gate
−− Hier werden d i e S i g n a l e der Simbox
−− den Ports von my NAND gate zugeordnet
port map (
a => a t e s t ,
b => b t e s t ,
c => c t e s t
) ;
−− Hier werden den S ignalen k o n k r e t e Werte zugewiesen .
−− Die Zeiten b e z i e h e n s i c h auf den S t a r t der Simulation .
a t e s t

KAPITEL 2. GRUNDLAGEN 11
2.1.3 Konfiguration
Mittels der Konfiguration kann der Entwickler zwischen verschiedenen Design-Alternativen
und -Versionen auswählen. Dabei bestimmt eine Konfiguration, welche Realisierung für eine
Entity, benutzt wird, d.h. welche Architektur in einer Entity eingesetzt wird. work ist dabei
das Arbeitsverzeichnis des Compilers und des Simulators.
Syntax einer Konfiguration:
configuration of
for
{}
end for;
end Name der Konfiguration;
Syntax der Konfigurationskomponenten:
for :
use entity work. (Architekturname)
[for
{}
end for;]
end for;
Listing 2.5: Konfiguration eines NAND-Gatters
configuration NAND test of SimBox i s
for Test NAND
for my NAND gate : NAND gate
use entity work . NAND gate( dataflow ) ;
end for ;
end for ;
end NAND test ;
2.1.4 Das gesamte Projekt
Unser erstes NAND-Simulationsprojekt besteht nun aus drei Teilen:
ˆ Entity und (hier nur einer) Architektur
ˆ Simulationsumgebung SimBox mit Stimuli
ˆ Konfiguration
Library IEEE ;
use IEEE . s t d l o g i c 1 1 6 4 . a l l ;
entity NAND gate i s
port (
a , b : in STD LOGIC ;
c : out STD LOGIC

KAPITEL 2. GRUNDLAGEN 12
) ;
end NAND gate ;
architecture dataflow of NAND gate i s
begin
c a t e s t ,
b => b t e s t ,
c => c t e s t
) ;
a t e s t

KAPITEL 2. GRUNDLAGEN 13
’0 ’ after 4 ns ,
’1 ’ after 6 ns ;
end Test NAND ;
configuration NAND test of SimBox i s
for Test NAND
for my NAND gate : NAND gate
use entity work . NAND gate( dataflow ) ;
end for ;
end for ;
end NAND test ;
2.1.5 Hinweise zur Benutzung des ModelSim VHDL-Compilers
In diesem Praktikum verwenden Sie zwei VHDL-Entwicklungsumgebungen. An den ersten
drei Praktikumstagen ist es das Programm ModelSim zur Simulation Ihrer VHDL-Entwürfe,
an den letzten drei Tagen kommt das Programm Webpack ISE der Firma Xilinx zur Synthese
für die Zielarchitektur FPGA hinzu.
Legen Sie bitte für jeden Praktikumstag ein neues Verzeichnis an. Es empfiehlt sich, ein
einheitliches Bezeichnungsschema durchzuhalten, z. B. p1 für den ersten Praktikumstag, p2
für den zweiten usw. Wechseln Sie in dieses neue Verzeichnis und starten Sie ModelSim.
Am besten organisiert man die einzelnen Entwürfe in Projekten. Benutzen Sie Jumpstart,
um ein solches Projekt anzulegen. Später können Sie das auch mit File->New->Project
tun. Mit Jumpstart ist es auch möglich, ein bestehendes Projekt zu öffnen oder sich die
Dokumentation von ModelSim anzuschauen.
ModelSim fragt Sie nach einem Namen für Ihr Projekt. Wählen Sie z. B. a1 für die
Aufgabe 1. Es ist günstig, sich die entsprechenden Namen schon bei der Praktikumsvorbereitung
zu überlegen. Öffnen Sie in ModelSim mit File->New->Source->VHDL ein neues
VHDL-Quelltextfile, übertragen Sie die Beschreibungen des NAND-Gatters per Copy and
Paste und speichern Sie schließlich das Ganze als NAND.vhd.
Eine VHDL-Quelltextdatei muss einem Projekt zugeordnet werden. Dies geschieht mit
Add file to Project. Geben Sie hier den Dateinamen an oder klicken Sie auf den Button
Browse, um eine Datei auszuwählen. Stellen Sie sicher, dass Sie im richtigen Verzeichnis sind.
Im ModelSim-VHDL-Editor können Sie unter dem Menüpunkt Tools->Compile die Kompilierung
starten.
Im Konsolenfenster zeigt ModelSim die aufgerufenen Tools sowie Fehlermeldungen oder
Warnungen an. Hier können Sie auch Kommandos des Betriebssystems eingeben, z. B. help,
dir, type, cd oder mkdir.
2.2 Addierer
Addierer berechnen die arithmetische Summe boolescher Vektoren, wobei auch Überträge
entstehen können. Daher werden Addierer sowohl durch die Anzahl der zu addierenden Bits

KAPITEL 2. GRUNDLAGEN 14
als auch durch die Art der Berechnung des Übertrages klassifiziert. Sie können durch Kaskadierung
(Hintereinanderschaltung) von 1-Bit-Volladdierern realisiert werden, die ihrerseits
wiederum Halbaddierer enthalten.
2.2.1 Halb- und Volladdierer
Halbaddierer sind Addierer, die aus zwei booleschen Werten a und b die mod 2-Summe
s = (a + b)mod 2 und den Übertrag (Carry) c = a ∗ b berechnen.
a
b
HA
c_out
s
Abbildung 2.2: Graphische Darstellung eines Halbaddierers
Volladdierer weisen neben dem Übertragsausgang (carry out) noch einen Übertragseingang
(carry in) auf, wodurch sie sich u.a. zur Kaskadierung eignen.
a
b
c_out
VA
c_in
s
Abbildung 2.3: Graphische Darstellung eines Volladdierers

Kapitel 3
Anmerkungen und Tipps
ˆ VHDL unterscheidet nicht zwischen Gross- und Kleinschreibung.
ˆ In VHDL werden Kommentare mit -- eingeleitet.
ˆ Namen und Bezeichner müssen mit einem Buchstaben beginnen. Die nachfolgenden
Zeichen können Buchstaben, Ziffern oder aber der Unterstrich _ sein.
ˆ Vollständige VHDL-Anweisungen werden mit einem Semikolon abgeschlossen.
ˆ Die Entity-Beschreibung enthält keinerlei Information über die innere Struktur oder das
Verhalten einer Schaltung. Sie beschreibt lediglich die Ein- und Ausgänge.
ˆ Während sich die library-Anweisung auf alle Entwurfseinheiten einer VHDL-Datei
bezieht, ist bei der use-Anweisung zu beachten, dass diese vor jeder einzelnen entity
wiedeholt werden muss, die diese Datentypen verwendet.
ˆ Die Zuweisung eines Signalwerts vom Typ std logic erfolgt durch den Operator

Kapitel 4
Vorbereitungsaufgaben
Die folgenden Aufgaben dienen der Vorbereitung der Praktikumsaufgaben und sind teilweise
Ausgangsbasis für eine VHDL-Implementierung. Dokumentieren Sie die Lösung der folgenden
Aufgaben schriftlich. Diese Lösungsdokumentation bildet den ersten Teil des Protokolls des
Praktikumstermins und wird zu Beginn von den Tutoren eingesammelt.
Aufgabe 1.
Finden Sie die Fehler im Quellcode:
1 . Library IEEE
2 . use IEEE . s t d l o g i c 1 1 6 4 . a l l ;
3 .
4 . entity X gate i s
5 . port ( a , b : in STD LOGIC ;
6 . c : out STD LOGIC ) ;
7 . end X;
8 .
9 . architecture dataflow of X i s
1 0 . begin
1 1 . c

KAPITEL 4. VORBEREITUNGSAUFGABEN 17
2 9 .
3 0 . begin
3 1 .
3 2 . my X gate : X gate ;
3 3 . port map
3 4 . (
3 5 . a => a t e s t ,
3 6 . b => b t e s t ,
3 7 . c => c t e s t
3 8 . ) ;
3 9 .
4 0 . a t e s t

KAPITEL 4. VORBEREITUNGSAUFGABEN 18
und den Übertrag in zwei KV-Diagramme. Führen Sie eine graphische Minimierung
durch und ermitteln Sie die minimalen DNFs für die Summe und den Übertrag.
Aufgabe 7.
Im Folgenden soll ein 1-Bit-Volladdierer entworfen werden. Er bildet die Summe aus zwei
Eingangsbits und dem Carry-out der vorherigen Stufe. Außerdem liefert er ein Carry-out
für die nachfolgende Stufe. Beschreiben Sie sein Verhalten durch eine Wahrheitstabelle.
Erstellen Sie die Karnaugh-Diagramme für die Summe s und für c out. Bestimmen Sie
die daraus resultierenden minimalen DNFs.

Kapitel 5
Praktikumsaufgaben
Die folgenden Aufgaben sind innerhalb des Praktikumstermins zu bearbeiten. Dokumentieren
Sie Ihre Lösung im zweiten Teil des Protokolls des Praktikumstermins. Das Protokoll soll die
erstellten VHDL-Beschreibungen sowie die Simulationsergebnisse enthalten. Kommentieren
Sie die VHDL-Beschreibungen und erlätern Sie ihr Design und die Ergebnisse. Beachten Sie
dabei die gesonderten Anmerkungen zu jeder Aufgabe.
Aufgabe 1.
Aufgabe 2.
Erzeugen Sie in ModelSim eine neue VHDL-Quelldatei (File->New->Source->VHDL),
übertragen Sie die Beschreibung des NAND-Gatters per Copy und Paste und speichern
das Ganze als nand.vhd. Im ModelSim-VHDL-Editor können Sie unter dem Menüpunkt
Tools->Compile die Kompilierung starten. Wenn ModelSim keine Fehlermeldung in der
Textkonsole ausgibt, ist der VHDL-Code zumindest syntaktisch korrekt, und sie finden
im ModelSim-Workspace im work-Verzeichnis die einzelnen Teile des Projekts.
Für das Protokoll: Erläutern Sie in Ihrem Protokoll die Bedeutung der Begriffe Entity,
Architektur und Konfiguration.
Simulieren Sie Ihre VHDL-Beschreibung des NAND-Gatters. Ihre VHDL-Beschreibung
können Sie gemäß folgender Liste simulieren:
ˆ Auf das Icon Simulate klicken
ˆ Reiter Design auswählen
ˆ work ausklappen
ˆ Name Ihrer zu simulierenden Datei (z.B. simbox) auswählen
ˆ Die Signale in der Mitte zur Ansicht hinzufügen (rechte Maustaste, Add to Wave)
ˆ Im Menüpunkt Simulate auf Run klicken um die Simulation zu starten.
ˆ Alternativ kann auch in der Transcriptbox am unteren Ende direkt run eingegeben
werden. Als Parameter ist optional die zu simulierende Länge (z.B. 100 ns) erlaubt.
Mit den Lupensymbolen können sie im Wave-Fenster herein- und wieder herauszoomen.
Bei der Simulation werden die als Stimuli definierten Testwerte zu den entsprechenden
Zeitpunkten angelegt, und das Ergebnis im Wave-Fenster angezeigt. Alternativ können
Sie auch schrittweise simulieren.
19

KAPITEL 5. PRAKTIKUMSAUFGABEN 20
Für das Protokoll: Erzeugen sie zur Dokumentation Ihrer Simulationsergebnisse einen
Screenshot des Wave-Fensters mit Alt+Druck. Den aktuellen Bildschirminhalt (mit Ihren
Simulationsergebnissen) können Sie dann aus der Zwischenablage in die meisten
Bild- oder Textbearbeitungsprogramme einfügen. Erläutern Sie die Ergebnisse.
Aufgabe 3.
Aufgabe 4.
Aufgabe 5.
Aufgabe 6.
Aufgabe 7.
Mit der in der Vorbereitung bestimmten minimalen DNF soll nun von Ihnen eine Entity
mit dem Namen xor gate und eine zugehörige Architekture namens xor dataflow für
das XOR-Gatter geschrieben werden. Passen Sie auch die Simulationsumgebung und
die Konfiguration entsprechend an, speichern Sie die neue Datei unter dem Namen
xor gate.vhd, und simulieren Sie die Schaltung (mit allen möglichen Eingabewerten)
in der gleichen Art und Weise wie beim NAND-Gatter.
Für das Protokoll: Machen Sie einen Screenshot des Wave-Fensters und erläutern Sie
die Simulationsergebnisse.
Setzen Sie in der process-Umgebung das if-then-else-Konstrukt ein, um die XOR-Funktionalität
zu modellieren. Tragen Sie die so entstandene Architektur in die Datei xor gate.vhd
als Architektur behaviour ein. Um die Schaltung mit der neuen Architektur zu simulieren,
ist keine Änderung an der Simulationsumgebung (SimBox) nötig. Hier muß lediglich
der Name der Architektur in der Konfiguration ausgetauscht werden. Simulieren
Sie diese Schaltung.
Für das Protokoll: Erläutern Sie eventuelle Unterschiede gegenüer der Simulation der
Datenflussbasierten Beschreibung.
Ergänzen Sie die Datei xor gate.vhd um eine weitere Architektur xor structure, in
die Sie Ihre NAND-basierte Schaltung des XOR-Gatters eintragen. Verwenden Sie als
Basis den VHDL-Export von LogiFlash, und analysieren Sie den erzeugten Code. Kann
man diesen automatisch erzeugten Code noch etwas optimieren Ändern Sie nun wieder
die Konfigurationsdatei so, dass sie die neu geschriebene Architektur benutzt, und
simulieren Sie anschließend die Schaltung. Gibt es Veränderungen in den Ergebnissen
im Vergleich zu den vorigen Simulationen
Für das Protokoll: Erläutern Sie eventuelle Unterschiede gegenüber der vorigen Simulationen.
Beschreiben Sie die Entity und die Architektur eines Halbaddierers gemäß der ermittelten
Gleichungen für die Ausgänge c out und s. Ergänzen Sie die Simulationsumgebung
und die Konfiguration. Simulieren Sie den Halbaddierer mit allen möglichen Eingangsbelegungen.
Erstellen Sie eine Datenflussbeschreibung für den Volladdierer gemäß den Ergebnissen
aus den Vorbereitungsaufgaben. Simulieren Sie Ihre Entwurf.