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VHDL Kurzbeschreibung

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IEEE 1164 { Std Logic VectorFur den Datentyp std_logic, bzw. std_logic_vector, sind in extra Packages Operatorenauf diesen Typen deniert. Um dabei zwischen unsigned und signed (2-Komplement)Zahlendarstelungen zu unterscheiden { speziell fur die Auswertung der Vergleichsoperatorenist dies wichtig {, werden zwei Packages in der Bibliothek IEEE deniert, sie enthalten:std logic 1164logischand nand or nor xnor notstd logic unsigned / std logic signedrelational = /= < >=arithmetisch + -, + - abs, *Ausserdem benden sich in diesen Packages noch weitere Operatoren fur das shiften vonVektoren, sowie Konvertierungsfunktionen.Beispiel: library IEEE; Bibliothek benutzenuse IEEE.STD LOGIC 1164.ALL;Packages benutzenuse IEEE.STD LOGIC SIGNED.ALL;...VARA := "1011"; = -5VARB := "0011"; = 3if (VARA > VARB) thenfalse...Ist die Zuordnung au einer Zahlendarstellung nicht eindeutig moglich, wie beispielsweisebei Literalen, so konnen die Subtypen (unsigned, signed) explizit angegeben werden.Beispiel: signed'("1011") > signed'("0011") false23

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