VHDL Kurzbeschreibung

8 StrukturbeschreibungenBei dem strukturellen Beschreibungsstil in VHDL werden die Komponenten einer Architekturund deren Verbindungen untereinander beschrieben. Dazu werden Komponentendeklariert und dann Instanzen dieser Komponenten erzeugt, wobei die verbindenden Signaleauf die Anschlusse abgebildet werden. Die Instanziierung einer Komponente wirdvom Simulator wie eine konkurrente Anweisung behandelt.Syntax:component declarationcomponent component name[generic generic ( list: type name [:= expression] f;generic list: type name [:= expression]g );][port ( signal list: injoutjinoutjbuffer type name f;signal list: injoutjinoutjbuffer type nameg );]end component;component instantiationcomponent label: component name port map (signal mapping);Die Abbildung der Signale an den Anschlussen kann bei der Instanziierung entweder uberdie Position oder uber den Namen erfolgen, bei der Angabe des Namens gilt wie ublich:declaration name => signal name.Wird an einen der Ports kein Signal angeschlossen (z.B. bei nichtbenutzten Ausgangen),so kann der reservierte Bezeichner open benutzt werden. Anstelle der Signalnamen ist auchein Funktionsaufruf moglich, dadurch konnen Typkonvertierungen direkt bei der Instanziierungvon Komponenten vorgenommen werden.Beispiel:entity RSFF isport ( SET, RESET: in bit;Q, QBAR: inout bit);end RSFF;architecture NETLIST of RSFF iscomponent NAND2port (A, B: in bit; C: out bit);end component;beginU1: NAND2 port map (SET, QBAR, Q);U2: NAND2 port map (Q, RESET, QBAR);end NETLIST;| bei Instanziierung mit Signalabbildung uber Namen: |U1: NAND2 port map (A => SET, C => Q, B => QBAR);45