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VHDL Design Guidelines

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VHDL Design

Campus Buchs Campus Waldau St. GallenWerdenbergstrasse 4Schönauweg 4, PostfachCH-9471 BuchsCH-9013 St. GallenTel: +41 (0)81 755 33 11 Tel: +41 (0)81 755 32 00Fax: +41 (0)81 756 54 34 Fax: +41 (0)81 755 32 01VHDL Design GuidelinesInterstaatliche Hochschule für Technik BuchsVersion 2.0.3 Beta, 20. Februar 2012InhaltsverzeichnisInhaltsverzeichnis ....................................................................................................................... 1Revisionen .................................................................................................................................. 2Quickstart ................................................................................................................................... 3Guidelines Stufe I ................................................................................................................... 3Guidelines Stufe II ................................................................................................................. 3Guidelines Stufe III ................................................................................................................ 4Guidelines Stufe IV ................................................................................................................ 4Einleitung ................................................................................................................................... 51 Guidelines Stufe I ............................................................................................................... 61.1 Zeilenlänge .................................................................................................................. 61.2 Gross- und Kleinschreibung bei VHDL ...................................................................... 61.3 Einrücken von untergeordneten Elementen ................................................................. 81.4 Bibliotheken (Libraries) ............................................................................................ 101.4.1 Library IEEE.std_logic_1164 ............................................................................. 101.4.2 Library IEEE.numeric_std ................................................................................. 101.4.3 Library IEEE.std_logic_arith ............................................................................. 111.5 Namen für Module, Signale und Variablen ............................................................... 111.6 Keine Schlüsselwörter als Signalnamen verwenden ................................................. 121.6.1 Reservierte Schlüsselwörter in VHDL: .............................................................. 121.6.2 Reservierte Schlüsselwörter in Verilog: ............................................................. 131.6.3 Reservierte Schlüsselwörter in SystemVerilog: ................................................. 132 Guidelines Stufe II ........................................................................................................... 142.1 PACKAGE, COMPONENT und ENTITY … .......................................................... 142.2 Einschränkung bei den Signal-Typen ........................................................................ 162.2.1 Vermeidung vom Typ „REAL“ ......................................................................... 162.2.2 Vermeidung vom Typ „BOOLEAN“ und „BIT“............................................... 162.2.3 Vermeidung vom Typ „NATURLA“, „INTEGER“ und „POSITIVE“............. 163 Guidelines Stufe III .......................................................................................................... 193.1 Prefix I ....................................................................................................................... 193.2 Prefix II ...................................................................................................................... 203.3 Postfix ........................................................................................................................ 203.4 Dual Process Coding Style ........................................................................................ 213.5 Beispiel für Dual-Coding Style ohne Records .......................................................... 223.6 Record Typen ............................................................................................................ 243.7 Variablen statt Signale im kombinatorischen Prozess ............................................... 253.8 Beispiel Counter8 (Kapitel 3.5) aber mit Records .................................................... 273.9 Verwendung von Records für I/O Signale ................................................................ 283.10 Definition von RECORDs im PACKAGE ............................................................ 28VHDL Design Guidelines Seite 1 von 37 Version 2.0.3 Beta

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