DVS_Bericht_404LP

2026
DVS-BERICHTE
Elektronische
Baugruppen und
Leiterplatten
EBL 2026
Sicherung der europäischen
Wertschöpfungsketten

Elektronische
Baugruppen und
Leiterplatten
EBL 2026
Sicherung der europäischen
Wertschöpfungsketten
Vorträge der 13. DVS/GMM-Fachtagung in Fellbach
am 24. und 25. Februar 2026
Veranstaltet von:
In ideeller Zusammenarbeit mit:
und

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Die Deutsche Nationalbibliothek verzeichnet diese Publikation in der Deutschen
Nationalbibliografie; detaillierte bibliografische Daten sind im Internet über
http://dnb.d-nb.de abrufbar.
DVS-Berichte Band 404
ISBN: 978-3-96144-320-8 (E-Book)
Alle Rechte, einschließlich Übersetzungsrecht, vorbehalten. Nachdruck und Vervielfältigung
dieses Bandes oder von Teilen desselben nur mit Genehmigung der DVS Media GmbH,
Düsseldorf.
© DVS Media GmbH, Düsseldorf ⋅ Februar 2026

Vorwort
Die "Negativ-Nachrichten" überschlagen sich Tag für Tag, und das Gefühl, dass irgendwie alles
aus dem Lot geraten ist, drängt sich förmlich auf. Politische Instabilitäten und eine weltweit
schwächelnde Wirtschaft machen sich insbesondere in unseren Leitindustrien bemerkbar, zu
denen die Elektrotechnikbranche ohne Frage zählt. Dieser Zustand ist aber nicht ausschließlich
den jüngsten Entwicklungen geschuldet. Vielmehr handelt es sich um das Ergebnis einer
Vielzahl von Versäumnissen, welche Politik und Wirtschaft gemeinsam zu verantworten
haben.
Wie anfällig die Lieferketten sind und wie empfindlich die globalisierte Wirtschaft auf Ausfälle
reagiert, hat die jüngere Vergangenheit gezeigt. Mit dem European Chips Act wurden erste
Konsequenzen aus dieser Erkenntnis gezogen, um die Souveränität auf einem wichtigen
technologischen Gebiet zu stärken. Dabei darf aber nicht übersehen werden, dass die
Chiptechnologie zwar ein wichtiger Schlüssel, aber bei weitem nicht das einzige kritische
Element in der Wertschöpfungskette ist. Elektronische Systeme erfordern die Beherrschung
der gesamten Baugruppentechnologie, die vor allem aus Kostengründen zunehmend nach
Asien verlagert wurde. Dabei geht es nicht nur um einzelne Komponenten, sondern um ganze
Technologien – einschließlich der Fähigkeit, diese industriell und wettbewerbsfähig
herzustellen. Dies führt zwangsläufig zu Abhängigkeiten, die in einer funktionierenden
Weltwirtschaft nicht sofort sichtbar werden – jedoch umso deutlicher, wenn es einmal nicht
mehr reibungslos funktioniert. Auch wenn es vermutlich keinen "European PCB Act" oder
ähnliche Initiativen für andere wichtige Technologien geben wird, bleibt deren Beherrschung
für die Wettbewerbsfähigkeit der europäischen Industrie entscheidend. Dabei muss die
Baugruppentechnologie mit der stetigen Entwicklung der Chiptechnologie schritthalten
können, sodass der innovative Vorsprung europäischer Entwickler und Hersteller von
wirtschaftlicher und strategischer Bedeutung ist. Die Leiterplatten- und
Baugruppentechnologie muss weiterentwickelt werden, damit die Chiptechnologie zum
Tragen kommen kann. Sie ist die technologische Plattform für das Embedding elektronischer
Komponenten, die Hochfrequenztechnik, die Leistungselektronik und die Digitalisierung sowie
für Anwendungen der Photonik bis hin zum Quantencomputing. Dafür benötigen wir eine
resiliente Lieferkette innerhalb der europäischen Region, die ebenfalls einen hohen Grad an
vertikaler Integration aufweist. Diesen Themen widmet sich auch die Tagung EBL 2026 und
leistet damit einen wichtigen Beitrag zum Informationsaustausch, zur Vernetzung und zur
Sicherstellung der Wettbewerbsfähigkeit – insbesondere für die europäischen KMU.
Wir freuen uns auf zahlreiche Teilnehmerinnen und Teilnehmer und eine spannende Tagung.
Bernd Enser
Vorsitzender der Programmkommission
Prof. Dr. Mathias Nowottnick
Wissenschaftlicher Tagungsleiter

Inhaltsverzeichnis
Vorträge
Session I: Wissenschaftlicher Nachwuchs
Reflowlöten auf Aluminiumleiterstrukturen – ZIM-Projekt ALUSolder ........................ 1
P. Schletterer, T. Wenger, M. Reichenberger, M. Bisges, M. Muckelbauer, M. Schiffmann
Atmosphärisches Plasmaspritzen zur Applikation von Lotdepots auf
leistungselektronischen Halbleiterbauelementen mit Kupfer-Zinn
Pseudolegierungen .................................................................................................. 13
A. Gökçen, C. Hecht, J. Franke, M. Ockel
Framework zur effizienten Erstellung und Nutzung von Simulationsmodellen
für Systeme mit den Charakteristika automatisierter Linienproduktionen
an Beispielen aus der Leistungselektronik ......................................... 24
P. Enser, K. Sing, M. Barth, M. Friedlein
Session II: Wissenschaftlicher Nachwuchs
Unüberwachte Lernverfahren zur Analyse und Korrelation von Inspektionsdaten
in der Elektronikfertigung ............................................................................... 37
M. Romero, T. Dobs
Generic transient thermal surrogate model-based digital twin for evaluating
the thermal performance of automotive high-power LEDs ....................................... 52
G. Vellaisamy Muniyandi, H. Schwan, G. Elger
Digital Twin Predictive Model for Inverter Manufacturing . ........................................ 62
A. R. Alkasabreh, F. Steinberger, G. Elger
Session III: Modul- und Baugruppenfertigung I
Selektive Hochtemperaturverbindungen auf Standard-PCB mit Cu-Inlays für
Leistungselektronik-Baugruppen ............................................................................. 79
J. Meyer, K. Meier, K. Bock, R. Metasch, M. Roellig, R. Kuntzsch, M. Gebhardt,
D. Pavlyuchkov, J. Schuh
Effiziente SiC-Leistungsmodule – Herausforderungen und Lösungsansätze
zum großflächigen Silber-Sintern von „Active Metal Brazed“-Substraten
auf Aluminium-Bodenplatten .................................................................................... 89
S. Fritzsche, K. Stenger, F. Koser, N. Glaab, B. Fabian, F. Seifert

Siebdruck von kohlenstoffbasierten Dickschichtpasten auf biologisch
abbaubaren Substraten ........................................................................................... 99
M. Fischer, A. Toth, M.-P. Schmidt
Miniaturisierungsmöglichkeiten von CubeSats durch innovative additive
mechatronische Integration ................................................................................... 107
K. S. Siah, J. Pinsker, J. Franke, M. Ockel
Session IV: Technische Sauberkeit, Verunreinigungen
Prozessintegrierte Überwachung des Flussmittelauftrags ..................................... 120
U. Wittreich, A. Neiser
Umsetzung der Anforderungen an Technische Sauberkeit entlang
der Lieferkette ........................................................................................................ 122
H. Schweigart, M. R. Meier, S. Strixner
Verfahren zur Erfassung von Durchschlägen in elektrischen Feldern bis
1000 VDC infolge von Partikel-Verunreinigungen ................................................. 128
P. Knoch, P. Brag, K. Meier, K. Bock
Reduzierung der Kondensatrückstände im Reflowprozess durch gezielte
Steuerung chemischer Reaktionen ........................................................................ 138
V. Rawinski
Session V: Schaltungsträger, neue Materialien und Anforderungen
Herstellung biobasierter Leiterplattensubstrate aus pflanzlichen Blattskeletten
als umweltfreundliche Substratalternative ............................................................. 147
T. Tiedje, V. Köst, R. Nair, A. Weißbach, H. Kleemann, A. Sambale, J. Panchenko, K. Leo
Lötstoppmaske als zuverlässige Isolationsschicht auf Leiterplatten –
Verschiedene Layouts und Materialien unter Feuchtigkeit und Hochspannung .... 155
M. Vogt, M. R. Meier, H. Schweigart, L. Henneken, M. Schleicher, D. Schucht,
J. Müller, N. Kaminski
Glasbasierte Substrate für Chipletsysteme ............................................................ 167
C. Landstorfer, A. Meierfrankenfeld, S. Borchardt, R. Kahle, D. Hahn, A. Ostmann
Einsatz von Glas-Core Substraten im Packaging-Bereich ..................................... 174
H.-J. Albrecht, D. Buße, A. Dahlbüdding, J. Trodler
Session VI: Modul- und Baugruppenfertigung I
Designregeln und Technologiepotentiale für das Nutzentrennen .......................... 175
P. Stockbrügger

Baugruppenlayouts aus Sicht des Betriebsmittelbaus für ein optimales
Nutzentrennergebnis ............................................................................................. 181
O. Hagemes
Vom Energieausweis für THT-Lötstellen und intelligenten Lötmaschinen ............. 190
R. Seidel
Einfluss von Prozesstechnologie, Designfaktoren und Kundenanforderungen
für die Entwicklung stabiler und kosteneffizienter THT-Lötprozesse ..................... 197
C. Zehnder, D. Welslau, T. Schmidt, P. Lange
Session VII: Zuverlässigkeit, Feuchte
Lötstopplack als Isolator - Wechselwirkungen auf Leiterplatten unter
Feuchtelast ............................................................................................................ 203
L. Henneken
Bewertung der Robustheit elektronischer Baugruppen durch eine neu
definierte Betauungsprüfung .................................................................................. 220
A. Kandziora, B. Wittig, U. Pape
Kompetenzaufbau von Umweltsimulationslaboren am Beispiel
unterschiedlicher Betauungstests .......................................................................... 229
P. Bott
Prozessbegleitende Ionenchromatographie zur Sicherstellung der
Baugruppenzuverlässigkeit .................................................................................... 236
M. Eckardt, H. Schweigart
Session VIII: Digitalisierung, KI
AI-Assisted Component Recognition for Product Lifecycle Assessment in
Microelectronics ..................................................................................................... 243
K. Shousha, U. Oestermann, M. Anastasiadis, B. Sirbu, M. Ashour, T. Tekin
Vom Fehlschlag zur Serienreife: Großflächiges Kupfersintern durch
KI-gestützte Entwicklungsmethodik ....................................................................... 254
Dr. A. Hutzler
Integration von KI-basierten Methoden in die Lebensdauerprädiktion von
Lotverbindungen ..................................................................................................... 261
G. Elger, A. Zippelius, J. Shah, M. Schmid

Session IX: AVT, Montage Leistungselektronik
Untersuchung der Wiederaufschmelztemperatur von Kompositlötverbindungen
auf Basis von niedrigschmelzenden bleifreien Lötverbindungen ........................... 272
A. Novikov, M. Nowottnick
Neuentwicklung hochzuverlässiger Lotlegierungen für die Automobilindustrie
der Zukunft ............................................................................................................ 281
N. Kopp, C. Kandora, K. Watanabe
iBFE R2-Projekt: Zuverlässigkeit und Prozessverhalten von niedrigschmelzenden
Lotlegierungen ............................................................................... 287
D. Dudek, Dr. T. Ahrens
Session X: Zuverlässigkeit, Materialeigenschaften
Erhöhung der Zuverlässigkeit elektronischer Baugruppen durch eine
verbesserte Vorhersage der Alterungsbeständigkeit von Vergussmassen
und Klebstoffen unter zyklischer thermischer Beanspruchung .............................. 300
J. Kolbe, O. Hesebeck, P. H. Evangelista Fernandes, O. Hölck
„Entwicklung eines Prüfstandes zur zyklischen Charakterisierung des
Dehnungsverhaltens von Polymerproben über sphärisch und ellbogenförmig
konturierte Oberflächen“ ........................................................................................ 320
V. C. Köst, J. Israel, T. Lehmann, K. Nieweglowski, K. Bock, T. Tiedje
Einfluss von Fe-Nanopartikeln auf Elektromigrationseffekte in SAC305-
Lötverbindungen .................................................................................................... 331
I. Wodak, A. Géczy, O. Krammer, B. Illés, T. Walter, G. Khatibi, J. Nicolics
Session XI: Digitalisierung, KI
Development and Evaluation of a RAG System for Local Knowledge Retrieval
with Integrated Trustworthiness Metrics in Industrial Environments ...................... 344
F. Mahr, H. H. Vardhan, J. Franke, M. Ockel
AdaPEdge: Edge-Computing-Module für eine resiliente Elektronikfertigung
mit adaptiver Prozessoptimierung ......................................................................... 355
M. Heimann, P. Fruehauf, M. Erdmann, R. Blank, J.-P. Peters, K.-F. Becker, S. Voges,
A. Hofmeister, S. Gottwald, P. Lopuszanski, C. Tschoban, L. Becker, M. Thieß, F. Wittenfeld,
M. Fehrenz
Modellierung von nichtlinear-viskoelastischen Materialen hochverformbarer
Vergusspolymere für eine präzise virtuelle Auslegung moderner Elektronik ......... 365
R. Schwerz, M. Roellig

Session XII: AVT, Montage Leistungselektronik
Untersuchungen zum drucklosen Niedertemperatur-Sinterverfahren mit in situ-
Nanosilber Precursor Paste ................................................................................... 380
C. Zhang, M. Türpe
Einfluss von Prozessparametern auf die Qualität gesinterter Interconnects .......... 393
F. Steinberger, S. Barthels, S. Tarofawala, W. Chen, S. König, C. Goth, G. Elger
Laseroberflächenbehandlung von DCB-Substraten für das Weichlöten
von Leistungshalbleiterbauelementen ................................................................... 404
J. Schickel, C. Hecht, T. Haberstroh, M. Sprenger, J. Franke, M. Ockel
Session XIII: Zuverlässigkeit, Lebensdauer, Diagnostik
Zuverlässigkeit von Flachbaugruppen nach 15 Jahren Temperaturwechselprüfungen-Testergebnisse
und Prognostik ............................................... 415
R. Dudek, P. Frühauf, R. Tank-Döring, S. Richter-Trummer, L. Kreher, J. Albrecht,
S. Rzepka, A. Weigart, L. Scheiter
Lebensdauerevaluierung von Drahtbondverbindungen in LED-Systemen
mit Hilfe beschleunigter mechanischer Alterung und vergleichenden FEM ........... 435
T. Walter, B. Czerny, M. Hartleb, G. Khatibi, M. Li, S. Listl
Elektrische Impedanzspektroskopie (EIS) – Eine zerstörungsfreie
Methode zur Qualitätskontrolle von Isolationsmaterialien der Signalund
Leistungselektronik ......................................................................................... 444
M. R. Meier, M. Eckhardt, H. Schweigart
Kontaktthermografie und Multi-Energie-Röntgendiagnostik an gesinterten
Si-Nacktchips – Erste Ergebnisse gespiegelt an den sichtbaren Strukturen
nach Chip-Entfernung ............................................................................................ 451
M. Oppermann, O. Albrecht, J. Meyer, V. Neumann, T. Zerna, T. Mikolajick
Session XIV: Energieeffizienz, Thermisches Management
Trendanalyse in der Entwicklung von Kühlkonzepten für elektronische
Baugruppen ........................................................................................................... 467
M. Nowottnick, A. Novikov, I. Cherunova, D. Seehase
Verbundprojekt DauerPower – Neue Impulse für den Antriebsumrichter .............. 475
J. Hofmann, M. Rittner, E. Hoene, D. Seidenstücker, P. Fuchs
Entwicklung und Integration von Phase Change Materials zur lokalen
Begrenzung der Arbeitstemperatur ........................................................................ 486
D. Seehase, A. Novikov, M. Nowottnik, L. Lorenz

Session XV: AVT, Oberflächen und additive Verfahren
Reactive Multilayer System (RMS) Bonding als Alternative in additiver
Fertigung von Sensor-Prototypen ......................................................................... 500
L. E. Jazdzewski, A. Schumacher, S. Knappmann, S. Pelster, A. Dehé
Atmosphärisches Plasmaspritzen als additives Fertigungsverfahren für thermomechanische
Bondbuffer auf leistungselektronischen Halbleiterbauelementen .... 501
M. Ockel, A. Gründl, C. Hecht, J. Franke
Drahtbondstandards für Oberflächenqualität und Bondbarkeit –
Anforderungen für prozesssichere Bondoberflächen ............................................. 511
S. Schmitz
Session XVI: Integrierte Funktionen, Advanced Packaging
Hochfrequenz-Leiterplatten mit integrierten Waveguides für hochintegrierte
Radarsensoren ...................................................................................................... 520
C. Tschoban, H. Pötter, I. Ndip, M. Schneider-Ramelow
Direktmetallisierte Molding Compounds – Haftfestigkeitsoptimierung und
Teststrategien zur Qualifizierung für EMV-Schirmung, Komponentenmontage
und Antennenintegration auf Packages ................................................................. 533
N. Gahein-Sama, F. Müller, O. Nallaweg, O. Hölck, T. Thomas, K.-F. Becker, T. Braun,
M. Schneider-Ramelow
Session XVII: Wirtschaftlichkeit und Resilienz
Fertigung von Telekommunikationsmodulen für die Automobilindustrie in
Deutschland? ......................................................................................................... 559
J. Trodler, D. Löffler, P. Limani, G. Ehl, H. Öttl
Aktivgelötete Cu-Si3N4 Substrate für die Leistungselektronik
„Made in Germany“ ................................................................................................ 563
A. Rost, M. Kuczynski, E. Zschippang, P. Dold, J. Hörig, S. Mosch, M. Scharrer, S. dos Santos,
P. Gierth, J. Winhauer, J. Pfeiffer, J. Schilm, M. Herrmann
Autorenverzeichnis ............................................................................................. 576

Reflowlöten auf Aluminiumleiterstrukturen – ZIM-Projekt
ALUSolder
P. Schletterer 1 , T. Wenger 1 , M. Reichenberger 1 , M. Bisges 2 , M. Muckelbauer 3 ,
M. Schiffmann 4 , 1 Technische Hochschule Nürnberg Georg Simon Ohm, Nürnberg,
Deutschland, 2 Plasma Innovations GmbH, Attnang-Puchheim, Österreich, 3 Powerlyze
GmbH, Nürnberg, Deutschland, 4 PCB-Systems GmbH, Bad Aibling, Deutschland,
philipp.schletterer@th-nuernberg.de
https://doi.org/10.53192/EBL20260001
Im ZIM-Kooperationsprojekt „ALUSolder“, gefördert durch das Bundesministerium für
Wirtschaft und Klimaschutz im Rahmen des IraSME-Netzwerks mit Partnern aus
Deutschland und Österreich, wird der Ersatz von Kupfer durch Aluminium entlang der
gesamten Prozesskette der Leiterplattenfertigung untersucht. Der Projektansatz
basiert auf der selektiven Beschichtung der Anschlussflächen aus Aluminium mit einer
chemisch aufgebrachten Nickel-Phosphor-Schicht. Dieses Metallisierungsverfahren
ist mit den für starre Leiterplatten verwendeten Kunststoffen und Kompositmaterialien
kompatibel und ermöglicht lötfähige Oberflächen für den anschließenden einseitigen
Reflowlötprozess bei einlagigen Leiterplatten. Im weiteren Verlauf wird untersucht,
welche Leiterbahnstrukturen mit der eingesetzten Aluminiumlegierung zuverlässig
realisiert werden können. Zudem wird die Haftfestigkeit zwischen Leiterbahn und
Epoxidverbundsystem im Vergleich zu herkömmlichen Kupferleiterbahnen analysiert.
Zur Bewertung der Zuverlässigkeit und Lebensdauer werden verschiedene Umweltsimulationstests
durchgeführt. Anschließend werden die gealterten Lötverbindungen
umfassend hinsichtlich ihrer mechanischen und elektrischen Eigenschaften
charakterisiert und den Lötverbindungen konventioneller Kupferleiterplatten
gegenübergestellt. Ziel des Projekts ist es, die technologischen Grundlagen für den
industriellen Einsatz von Aluminiumleiterstrukturen zu schaffen und somit einen
Beitrag zur Elektronikproduktion der Zukunft zu leisten.
The ZIM cooperation project “ALUSolder,” funded by the German Federal Ministry for
Economic Affairs and Climate Protection as part of the IraSME network with partners
from Germany and Austria, is investigating the replacement of copper with aluminum
along the entire process chain of printed circuit board manufacturing. The project
approach is based on the selective coating of the aluminum connection surfaces with
a chemically applied nickel-phosphorus layer. This metallization process is compatible
with the plastics and composite materials used for rigid printed circuit boards and
enables solderable surfaces for the subsequent single-sided reflow soldering process
for single-layer printed circuit boards. The next step is to investigate which conductor
track structures can be reliably realized with the aluminum alloy used. In addition, the
adhesive strength between the conductor track and the epoxy composite system is
analyzed in comparison to conventional copper conductor tracks. Various
environmental simulation tests are carried out to evaluate reliability and service life.
The aged solder joints are then comprehensively characterized in terms of their
mechanical and electrical properties and compared with the solder joints of
conventional copper circuit boards. The aim of the project is to establish the
technological basis for the industrial use of aluminum conductor structures and thus
contribute to the electronics production of the future.
DVS 404 1

1 Einleitung
Die voranschreitende Energiewende, Elektrifizierung und Digitalisierung treiben die
Nachfrage nach effizienten und nachhaltigen Elektroniklösungen zunehmend voran.
Vor diesem Hintergrund gewinnt das Löten auf Aluminiumleiterstrukturen als
Alternative zu herkömmlich verwendeten Kupferleitern an Bedeutung. Aluminium ist
das dritthäufigste Element der Erdkruste und bietet aufgrund seiner physikalischen
Eigenschaften wichtige Vorteile. So ermöglicht Aluminium bei gleichem Leitwert eine
Gewichtseinsparung von etwa 50 % gegenüber Kupfer [1], was vor allem in mobilen
und gewichtskritischen Anwendungen von großer Relevanz ist. Zudem lassen sich
durch den Einsatz von Aluminium derzeit Kosteneinsparungen von rund 85 %
realisieren [2], was die wirtschaftliche Attraktivität unterstreicht. Trotz dieser Vorteile
bringt Aluminium auch spezifische Herausforderungen mit sich. Eine in Kontakt mit
Luft spontan entstehende Oxidschicht verhindert eine ausreichende Benetzbarkeit mit
den für die Elektronikfertigung üblichen Loten. Darüber hinaus besitzt Aluminium einen
rund 40 % höheren Wärmeausdehnungskoeffizienten im Vergleich zu Kupfer [1], was
in der Baugruppe zu verstärkten mechanischen Spannungen führen kann. Solche
Spannungen können die Langzeitstabilität der Verbindungen beeinträchtigen und
potenziell zu einem früheren Ausfall der elektronischen Baugruppen führen. Ziel des
vorliegenden Forschungsprojektes ist es, Verarbeitbarkeit und Langzeitverhalten von
einlagigen Leiterplatten mit nickelbeschichteten Aluminiumstrukturen sowie darauf
hergestellten Lötstellen systematisch auf Benetzungsfähigkeit, Metallisierungshaftung
und mechanische sowie elektrische Messwerte vor und nach Alterungstests zu
untersuchen und im Vergleich zu herkömmlichen Cu-Strukturen zu bewerten.
2 Herstellung und Material
2.1 Aluminiumleiterplatten, Ätz- und Beschichtungsprozess
Die eingesetzten Leiterplatten mit einer Dicke von 1,55 mm bestehen aus
glasfaserverstärktem Epoxidharz (FR4). Auf der Ober- und Unterseite ist eine 50 µm
starke Aluminiumfolie (Aluminium-legierung 8011) auf laminiert.
Das chemische Ätzen von Aluminium ist eine besondere Herausforderung, da
Aluminium in wässrigen Lösungen sowohl oxidativ als auch amphoter reagiert. Bereits
geringe Schwankungen in pH-Wert oder Temperatur führen zu ungleichmäßiger
Materialabtragung, die hauptsächlich durch Rückätzung bedingt ist, bei der die
Ätzlösung lateral die effektive Linienbreite verringert. In diesem Kontext ist die
Entfernung der Oxidschicht durch die Plasmaätz-Vorstufe von zentraler Relevanz, da
partiell oxidierte Oberflächen zu lokalen Ätzunterschieden führen. Der Einsatz
gepufferter Ätzlösungen mit definiertem Komplexbildneranteil führt zu einer
stabilisierten Ätzrate und signifikant reduzierten lateralen Erosion. In Kombination mit
einer präzisen Prozessführung wird eine homogene Abtragung über die gesamte
Substratfläche ermöglicht.
Der Prozess der Oberflächenbeschichtung beginnt mit einer Entfettung (Degreasing)
der Substrate. Darauf aufbauend erfolgt eine Plasmavorbehandlung. Das
nachfolgende Plasmaätzen dient der gleichmäßigen Entfernung der
Aluminiumoxidschicht. Die nachgeschaltete nasschemische Beschichtung mit Zinkat,
die darauffolgende Desmut-Behandlung zur Entfernung unerwünschter
Metallrückstände und eine abschließende Zinkat-Beschichtung resultieren in der
Erzeugung einer dünnen, gleichmäßigen Zink-Zwischenschicht. Diese fungiert als
Schutzschicht für das Aluminium vor weiterer Oxidation und dient als metallurgische
Haftvermittlerschicht. Die abschließende autokatalytische Nickel-Phosphor-
DVS 404 2

Abscheidung dient als lötfähige Endoberfläche. Die Kontakt- und Lötpads sind mit
einer Ni-P-Solldicke von 3 µm beschichtet und haben einem Phosphorgehalt von etwa
6 % - 9 %.
Bild 1. Prozessablauf der Nickelbeschichtung
2.2 Testlayout und eingesetzte Materialien
Das Testlayout umfasst 20 Widerstände der Größe 1210 sowie 20 Widerstände der
Größe 2512 (R1 bis R40). Zusätzlich sind zwei QFN-Daisy-Chain-Dummy-Bauteile der
Größe 3 mm x 3 mm in der Mitte der Leiterplatte vorgesehen. Die Anschlussflächen
sind mit Testflächen (T1 bis T76) versehen und elektrisch verbunden, um eine
Messung der auftretenden Widerstände zu ermöglichen. Die Pads für die 1210-
Widerstände weisen eine Abmessung von 1,30 mm x 2,50 mm auf, die Pads der 2512-
Widerstände von 1,45 mm x 3,40 mm. Die QFN-Groundpads haben eine Größe von
1,75 mm x 1,75 mm, die QFN-Kontaktpads von 0,65 mm x 0,25 mm. Die eine Hälfte
der Leiterplatte ist mit Kontaktpads versehen, deren benetzbare Fläche durch
Lötstopplack definiert ist (SMD). Die eine Hälfte der Leiterplatte ist mit Pads versehen,
deren benetzbare Fläche durch Lötstopplack definiert ist (SMD). Bei der anderen
Hälfte ist kein Lötstopplack auf dem Kontaktpadrand vorhanden, sodass die
benetzbare Fläche durch das geätzte Pad selbst vorgegeben ist (NSMD). Die
benetzbare Fläche der Lötkontakte ist bei beiden Varianten gleich groß. Da sich die
SMD- und NSMD-Werte in den Scherkraftmessungen nicht unterscheiden, wird darauf
im Weiteren nicht näher eingegangen.
Bild 2. Verwendetes Leiterplattenlayout, dargestellt an einer Al+Ni-P-Testbaugruppe
Die Anschlussmetallisierung der Nullohmwiderstände ist Sn über einer Ni-
Diffusionsbarriere [3]. Die QFN-Bauteile besitzen 16 Anschlussflächen mit einem
Rasterabstand von 0,5 mm, die Endoberfläche auf dem Cu-Leadframe ist ebenfalls
Sn. Als Referenz eingesetzte, in Cu-Technik hergestellte Vergleichsleiterplatten aus
FR-4 sind ebenfalls 1,55 mm dick, mit einer beidseitigen 35 µm starken Cu-Auflage
und Lötstopplack. Als Endmetallisierung wird zum einen ENIG mit 3 µm - 6 µm Ni-P
und 0,05 µm - 0,10 µm Au eingesetzt. Zum anderen kommt organischer
Oberflächenschutz (OSP) zum Einsatz. Als Lotpasten werden kommerziell erhältliche
DVS 404 3

Serienprodukte des Herstellers MacDermid Alpha eingesetzt. Dabei handelt es sich
um ALPHA CVP-520 (42Sn57,6Bi0,4Ag, Typ 4, ROL0) mit einem Schmelzbereich von
etwa 137 °C bis 139 °C, die für den Aufbau aller bestückten Testbaugruppen
verwendet wurde, sowie um ALPHA CVP-390V (SAC305, Typ 4, ROL0) mit einem
Schmelzbereich von 217 °C bis 219 °C. Das SAC-Lot wird ausschließlich für die
Fixierung von Lötösen für Abzugsversuche eingesetzt (vgl. 3.2).
3 Experimentelles
3.1 Aufbau Testschaltungen, Lötprozess, Alterungsuntersuchungen
Die SnBiAg-Lotpaste wird mittels Schablonendrucks aufgetragen. Dabei kommt eine
120 µm dicke Schablone mit einer umlaufenden 10-prozentigen Reduzierung der
Aperturen zum Einsatz. Die Bauteile werden anschließend mit einer Pick-and-Place-
Anlage auf der Leiterplatte bestückt. Das Umschmelzen des Lotes findet im
Durchlaufkonvektionsofen unter Normalatmosphäre statt. Das resultierende
repräsentative Lötprofil (Temperatursensor mittig platziert) mit einer Peaktemperatur
von 175 °C und einer Liquiduszeit von 90 Sekunden ist in Bild 3 dargestellt.
Bild 3. Resultierendes Konvektionslötprofil für das SnBiAg-Lot
Zur Bewertung der Diffusionsvorgänge in den Lötstellen werden die Baugruppen
gemäß DIN EN 60068-2-2 bei konstanten 125 °C ausgelagert und zu den Zeitpunkten
200 h, 500 h, 1000 h sowie 1500 h entnommen und mechanisch charakterisiert. Zur
Bewertung des Einflusses des gegenüber Cu höheren thermischen
Ausdehnungskoeffizienten von Al auf die Lötstellenintegrität werden die Baugruppen
einer zyklischen Temperaturwechselbelastung, zwischen – 20 °C und + 85 °C gemäß
DIN EN 60068-2-14 ausgesetzt. Die Haltezeiten auf den beiden Temperaturniveaus
betragen jeweils 15 Minuten, die Temperaturgradienten beim Wechsel zwischen den
Niveaus liegen bei 4 K/min. Im Rahmen der Untersuchung werden Baugruppen zudem
mit einer Zyklenzahl von 200, 400, 600, 800, 1000 und 1500 Zyklen entnommen und
mechanisch sowie elektrisch charakterisiert. Die Alterung wird im Klimaschrank MKF
56 (Binder) durchgeführt.
3.2 Mechanische und elektrische Charakterisierung
Die mechanische Charakterisierung der Lötstellen und der Haftfestigkeit der
Leiterbahnen wird mit dem Bondtester Condor Sigma Lite von XYZTech durchgeführt.
Die Haftfestigkeitsmessung der Al-Kaschierung auf dem Substrat erfolgt durch das
Aufbringen einer Lötfahne mit Öse, die anschließend mit dem genannten Bondtester
abgezogen wird. Da in Vorversuchen mit SnBiAg-Lot überwiegend ein Bruch in der
Lötstelle festzustellen ist und damit keine Aussage zur Schichthaftung getroffen
werden kann, werden die Lötfahnen mit dem genannten SAC-Lot und einem vom
Hersteller angegebenen Temperaturprofil [6] im Konvektionsofen auf den NSMD-
DVS 404 4

Anschlussflächen der 1210-Widerstände aufgelötet. Um den Einfluss von erhöhter
Temperatur auf die Leiterbahnhaftung bewerten zu können, werden Abzugsversuche
bei Raumtemperatur sowie bei einer Leiterplattentemperatur von 80 °C durchgeführt.
Der Aufbau ist in Bild 4 schematisch im Querschnitt dargestellt. Die maximale Zugkraft
bis zum Ablösen der Lötkontakte wird gemessen und daraus mit der Kontaktfläche die
Bruchspannung berechnet.
Bild 4. Messung der Haftfestigkeit bei Raumtemperatur und erhöhter Temperatur
Die Ermittlung der Scherkraft erfolgt nach DIN EN 62137-1-2:2007. Das resultierende
Bruchbild wird gemäß den dort vorgegebenen Ausfallarten kategorisiert [4]. Für das
Abscheren wird ein Schermeißel mit einer Breite von 10 mm verwendet, der auf einer
Scherhöhe von 80 µm mit einer Geschwindigkeit von 150 µm/s verfährt. Nach einem
Abfall der Scherkraft um mehr als 50 % gegenüber dem Ausgangswert gelten die
Lötstellen als ausgefallen [5].
Die elektrischen Widerstände werden vor und nach der Entnahme aus den
Alterungstests einzeln mittels Vierleitermessung ermittelt. Die Messung der
elektrischen Widerstände erfolgt an den Messkontakten auf der Leiterplatte über eine
4-Leitermessung mit dem Keithley 2450 Sourcemeter und runden gefederten
Messspitzen. Der elektrische Widerstand wird an 20 Bauteilen je Variante gemessen.
Nach einem Anstieg des Widerstands um mehr als 20 % im Bezug zum Ausgangswert
gelten die Lötstellen eines Bauteils als ausgefallen.
4 Ergebnisse
Zunächst werden die durch den Ätzprozess erzielbaren Strukturbreiten bei
Aluminiumleiterbahnen erläutert. Anschließend wird die Haftfestigkeit der
Aluminiumleiterbahn auf dem Substrat mit der von herkömmlichen Kupferleiterbahnen
verglichen. Abschließend werden die unter konstanter Wärme oder
Klimawechselzyklen gealterten Leiterplattenvarianten mittels mechanischer,
elektrischer und metallographischer Untersuchungen verglichen.
4.1 Erzielbare Aluminiumleiterbahn Strukturen
Derzeit sind reproduzierbare Leiterbreiten von bis zu 100 µm realisierbar. In Bild 5 wird
das Al+Ni-P-Kontaktpad, deren Ätzkante ausgefranzt ist, im Vergleich zur
herkömmlichen ENIG-Kupferleiterbahn mit glatter Ätzkante dargestellt. Dies lässt sich
durch die unterschiedliche Geschwindigkeit, mit der die Legierungsbestandteile geätzt
werden, erklären. Dagegen ist die Al-Folienunterseite glatt im Gegensatz zur rauen
DVS 404 5

Cu-Folienunterseite, dies kann potenziell zu einer verminderten Haftung führen, was
in Kapitel 4.3. untersucht wird.
a) b)
Bild 5. Querschliff Kante-Lötpad a) Ni-P beschichtetes Aluminium, b) ENIG
beschichtetes Kupfer
4.2 Visuelle Bewertung der Oberflächenbenetzung
Ein Vergleich der Benetzung von SnBiAg-Lot auf den Al+Ni-P-QFN-Kontaktflächen zu
der auf ENIG und OSP ist in Bild 6 a - c dargestellt. Die dargestellten QFN-
Kontaktflächen sind mit Lötstopplack definiert (SMD). Es werden für Al+Ni-P-
Oberflächen Lötergebnisse nach IPC A-610-F Klasse 2 erreicht. Die Benetzung auf
ENIG wird vollständig erreicht und ist somit noch etwas besser als die der Ni-P
beschichteten Al-Kontaktflächen. OSP erreicht eine mit Al+Ni-P vergleichbare
Benetzung, wobei nur manche Randbereiche unbenetzt sind. Im Bild 6 d wird ein auf
der Ni-P-Oberfläche verlötetes QFN-Bauteil im Querschliff gezeigt, die Ni-P-
Oberfläche zeigt hier eine gute Lötstellenqualität.
DVS 404 6

a) b) c)
d)
Bild 6. Benetzung der QFN-Kontaktflächen (SMD) mit SnBiAg-Lot a) Al+Ni-P, b)
ENIG, c) OSP, d) Querschliff durch QFN-Bauteil auf Al+Ni-P-Kontaktpads (SMD) mit
SnBiAg-Lot
4.3 Beurteilung der Metallisierungshaftung
Bei Raumtemperatur haftet Aluminium signifikant besser auf dem Substrat als
konventionelle Kupferstrukturen. Eine Erhöhung der Prüftemperatur auf 80 °C durch
eine Heizplatte verändert die Bruchspannung nicht signifikant, wie in Bild 7 dargestellt
ist.
Bild 7. Bruchspannung bei Raumtemperatur und 80 °C
Um den Einfluss der Alterung der Leiterplatten durch Temperaturwechsel auf die
Haftung der Leiterbahn auf dem Substrat bewerten zu können, werden die
Leiterplatten in einem Klimaschrank zyklisch thermisch belastet, wie in Kapitel 3.1
beschrieben. Die Messung selbst wird bei Raumtemperatur durchgeführt. Die
Bruchspannung der mit 1000 Temperaturzyklen belasteten Al+Ni-P-Kontaktpads
verändert sich zum Ausgangszustand nicht signifikant, wie Bild 8 zu entnehmen ist.
DVS 404 7

Die Haftung der Cu-Kontaktpads nimmt dagegen nach 1000 Temperaturzyklen
signifikant zu und zeigt damit ähnlich gute Ergebnisse wie Al+Ni-P. Ein
Erklärungsansatz für dieses Verhalten könnte eine Nachvernetzung der Harzmatrix
während der Auslagerung sein.
Bild 8. Bruchspannung im Ausgangszustand und nach 1000 Zyklen
4.4 Beurteilung der Alterung durch konstante Wärme
Um den Einfluss von konstant hoher Temperatur auf die Lötstellen beurteilen zu
können, werden die Testbaugruppen bei 125 °C gelagert und der Einfluss auf die
Lötstellen durch Schertests zu verschiedenen Entnahmezeitpunkten verglichen. Die
Scherkraft der Lötverbindungen nimmt mit der Dauer der Hochtemperaturlagerung bei
allen untersuchten Testbaugruppen ab, unterschreitet aber bis zum Prüfende nach
1500 h nicht die Grenze von 50 % der anfänglichen Scherkraft im Ausgangszustand
bei 0 h (Bild 9). Somit gelten die Lötstellen auf allen Leiterbahnvarianten auch nach
Auslagerung als intakt. Die Variante Al+Ni-P mit 1210-Widerständen zeigt dabei mit
den ENIG-Lötstellen vergleichbare Scherkräfte. Die OSP-Lötstellen haben eine über
den gesamten Zeitraum leicht höhere mittlere Scherkraft. Bei den gealterten
Baugruppen mit 2512-Widerständen sind die Varianten vergleichbar. Bei den 1210-
Widerständen zeigt sich überwiegend die Versagensart 3 (Lot) nach DIN EN 62137-1-
2:2007, bei den 2512-Widerständen überwiegt dagegen die Versagensart 1B
(Bauteilkörper-Elektrode).
DVS 404 8

a) b)
Bild 9. Scherkräfte der Widerstände nach Lagerung bei 125 °C zu verschiedenen
Entnahmezeitpunkten, a) 1210-Widerstände, b) 2512-Widerstände
Bild 10 zeigt Lötstellen auf den drei Oberflächenvarianten direkt nach dem Lötprozess
und nach 1500 h Hochtemperaturlagerung im Querschliff. Die Variante Al+Ni-P hat
eine mit ENIG vergleichbare Wachstumsgeschwindigkeit und chemische
Zusammensetzung der intermetallischen Phasen (IMP). Zwischen Ni-P und dem Lot
bildet sich eine Ni3Sn4- und NiSn4-Schicht, wie auch [7],[8],[9],[10] gezeigt haben. Bei
Al+Ni-P wächst die IMP von 1,0 ± 0,3 µm nach Reflow auf 2,6 ± 0,3 µm nach
1500 h an. Für ENIG ergibt sich ein Wachstum von 0,9 ± 0,3 µm auf 2,1 ± 0,3 µm,
dass mit [9] in etwa vergleichbar ist. Bei OSP-beschichteten Kupferleiterplatten bildet
sich zwischen Cu und Lot eine Cu3Sn- und Cu6Sn5-Schicht, wie auch in [8],[11],[12]
beschrieben. Diese wachsen deutlich stärker, wie in [10] beschrieben ist. Bei OSP
wächst die IMP von 0,8 ± 0,3 µm nach Reflow auf 8,6 ± 0,3 µm nach Alterung. Das
SnBiAg-Lot zeigt bei allen gealterten Lötverbindungen eine Vergröberung der
Gefügestruktur. Ein Auflösen der Zn-Zwischenschicht durch die Bildung von IMP mit
Ni oder Al kann potenziell zu einer reduzierten Haftung führen. Zwischen der Zn-
Schicht und der Ni-P-Beschichtung ist jedoch kein Auflösen durch Bildung von Ni-Zn-
IMP zu erwarten, da sich diese laut [13] erst bei einer deutlich höheren Temperatur
bilden. Zwischen Zn und Al bilden sich, wie in [14] dargestellt, keine klassischen,
stöchiometrisch definierbaren intermetallischen Phasen.
Al+Ni-P ENIG OSP
125 °C, 1500 h
nach Reflow
Bild 10. Lötstelle nach Reflow mit SnBiAg-Lot; Lötstelle nach 1500 h bei 125 °C mit
SnBiAg-Lot
DVS 404 9

4.5 Beurteilung der Alterung durch Temperaturzyklen
Um den Einfluss zyklisch wechselnder Temperaturen auf die Lötstellen beurteilen zu
können, werden die Testbaugruppen zu verschiedenen Zeitpunkten mittels Schertests
verglichen. Bild 11 zeigt die Scherkraft der Widerstände. Die Variante Al+Ni-P zeigt
einen nicht signifikant niedrigeren Mittelwert als die herkömmlichen ENIG- und OSP-
Lötstellen. Die Lötstellen erreichen aber bis 1500 Zyklen nicht die Grenze von 50 %
der Scherkraft nach dem Reflowlöten. Somit gelten die Lötstellen auf
Leiterbahnvarianten auch bei Testende als intakt. Bei den 1210-Widerständen zeigt
sich wie nach Alterung in konstanter Wärme überwiegend Versagensart 3, bei den
2512-Widerständen dagegen überwiegend Versagensart 1B.
a) b)
Bild 11. Scherkraft von Widerständen nach Temperaturwechseln zwischen
- 20°C / + 85 °C zu verschiedenen Entnahmezeitpunkten a) 1210-Widerstände, b)
2512-Widerstände
Bei den elektrischen Widerstandsmessungen zu den jeweiligen Entnahmezeitpunkten
waren alle Lötstellen der drei Varianten intakt. Es wurden je Variante 20 Bauteile
gemessen. Die Al+Ni-P-Testbaugruppen weisen somit bis 1500 Zyklen eine
vergleichbare elektrische Zuverlässigkeit wie die ENIG- und OSP-Testbaugruppen
auf.
Es zeigen sich bei metallographischen Schliffen der Lötstellen nach
1500 Temperaturzyklen noch keine Risse in den Lötstellen. Alle Varianten sind somit
vergleichbar beständig gegen Rissbildung durch Temperaturzyklen. Al+Ni-P zeigt ein
Wachstum der IMP von 1,0 ± 0,3 µm nach Reflow auf 1,3 ± 0,3 µm nach 1500 Zyklen.
ENIG von 0,9 ± 0,3 µm auf 1,0 ± 0,3 µm und OSP von 0,8 ± 0,3 µm auf 1,5 ± 0,3 µm.
Die durch Temperaturzyklen belasteten Lötstellen zeigen somit auch nach
1500 Zyklen nur ein moderates Wachstum der IMP.
5 Zusammenfassung und Ausblick
Die Lötergebnisse von nickelbeschichteten Aluminiumleiterstrukturen, die mit der
eingesetzten SnBiAg-Lotpaste im Konvektionslötprozess unter Normalatmosphäre
gelötet wurden, sind mit herkömmlichen ENIG- oder OSP-Oberflächen vergleichbar.
Im Rahmen von Haftfestigkeitsuntersuchungen der Al-Leiterstrukturen auf dem FR-4-
Substrat werden vergleichbare mechanische Stabilitäten wie beim Cu-FR-4-Verbund
erreicht. Nach einer Alterung durch konstante Wärme und zyklisch wechselnde
Temperaturen weisen die Lötstellen auf den Baugruppen mit Aluminiumleiterbahnen
eine vergleichbare mechanische Stabilität auf wie die Lötstellen auf den
DVS 404 10

konventionellen Baugruppen mit Kupferleiterbahnen. Auch wird eine vergleichbare
elektrische Zuverlässigkeit nach Alterung durch Temperaturwechselzyklen festgestellt.
Aluminium als Leiterbahnmaterial steht noch am Anfang seiner technologischen
Entwicklung. Die Ergebnisse dieser Arbeit stellen jedoch eine positive Grundlage für
die weitere Entwicklung dar. Für einen flächendeckenden Ersatz von Kupfer in
Leiterplatten durch Aluminium ist noch weiterer Forschungsbedarf erforderlich, um
beispielsweise Durchkontaktierungen, Vias und Multilagen-PCB realisieren zu können.
6 Danksagung
Ein großer Dank gilt für die Förderung des Forschungsprojekts „ALUSolder“
(16KN098748) durch das Zentrale Innovationsprogramm Mittelstand (ZIM) des
Bundesministeriums für Wirtschaft und Energie (BMWE). Für die Bereitstellung der
Lotpaste gilt der Dank der Firma MacDermid Alpha.
7 Schrifttum
[1] H. Kuchling und T. Kuchling, „Tabellen“, in Taschenbuch der Physik, Carl
Hanser Verlag GmbH & Co. KG, 2022, S. 617–693. doi:
10.3139/9783446473645.043.
[2] „westmetall. marktdaten. preise“. Zugegriffen: 27. Oktober 2025. [Online].
Verfügbar unter: https://www.westmetall.com/de/markdaten.php
[3] “Thick Film Chip Resistors”. Zugegriffen: 27. Oktober 2025. [Online]. Verfügbar
unter: https://www.royalohm.com/assets/pdf/products/smd/1.pdf
[4] DIN EN 62137-1-2:2007 Oberflächenmontage-Technik – Verfahren zur Prüfung
auf Umgebungseinflüsse und zur Prüfung der Haltbarkeit von Oberflächen-
Lötverbindungen – Teil 1-2: Scherfestigkeitsprüfung
[5] „Einfluss der Temperaturwechselbedingungen auf Fehlermechanismus und
Lebensdauer von SnAgCu Lotverbindungen“. Zugegriffen: 27. Oktober 2025.
[Online]. Verfügbar unter: https://depositonce.tuberlin.de/bitstreams/048e337d-ea23-43ad-9015-ea77fca77277/download
[6] M. A. E. Solutions, „ALPHA® CVP-390V Innolot MXE Solder Paste Technical
Data Sheet“, Zugegriffen: 27. Oktober 2025. [Online]. Verfügbar unter:
https://www.macdermidalpha.com/ sites/default/files/2025-01/ALPHA-CVP-
390V-Innolot-MXE-SDP-TDS-GL-EN-06Mar2024.pdf
[7] K. N. Prabhu, M. Varun, und Satyanarayan, „Effect of Purging Gas on Wetting
Behavior of Sn-3.5Ag Lead-Free Solder on Nickel-Coated Aluminum
Substrate“, J. of Materi Eng and Perform, Bd. 22, Nr. 3, S. 723–728, März 2013,
doi: 10.1007/s11665-012-0339-4.
[8] Y. Liu, K.N. Tu, Low melting point solders based on Sn, Bi, and In elements,
https://doi.org/10.1016/j.mtadv.2020.100115
[9] C. Fuchs, T. Schreck, und M. Kaloudis, „Interfacial reactions between Sn–57Bi–
1Ag solder and electroless Ni-P/immersion Au under solid-state aging“, J Mater
Sci, Bd. 47, Nr. 9, S. 4036–4041, Mai 2012, doi: 10.1007/s10853-012-6257-x
[10] C. Chen und S. Chen, „Electromigration effects upon the low-temperature Sn/Ni
interfacial reactions“, Journal of Materials Research, Bd. 18, Nr. 6, S. 1293–
1296, Juni 2003, doi: 10.1557/JMR.2003.0177.
DVS 404 11

[11] F. Q. Hu, Q. K. Zhang, J. J. Jiang, und Z. L. Song, „Influences of Ag addition to
Sn-58Bi solder on SnBi/Cu interfacial reaction“, Materials Letters, Bd. 214,
S. 142–145, März 2018, doi: 10.1016/j.matlet.2017.11.127.
[12] Q. K. Zhang, H. F. Zou, und Z. F. Zhang, „Influences of Substrate Alloying and
Reflow Temperature on Bi Segregation Behaviors at Sn-Bi/Cu Interface“, J.
Electron. Mater., Bd. 40, Nr. 11, S. 2320–2328, Nov. 2011, doi:
10.1007/s11664-011-1742-6.
[13] Y. Tan u. a., „Diffusional behaviors and mechanical properties of Ni-Zn system“,
Journal of Alloys and Compounds, Bd. 881, S. 160581, Nov. 2021, doi:
10.1016/j.jallcom.2021.160581.
[14] F. Weitzer, K. Remschnig, J. C. Schuster, und P. Rogl, „Phase equilibria and
structural chemistry in the ternary systems M–Si–N and M–B–N (M = Al, Cu, Zn,
Ag, Cd, In, Sn, Sb, Au, Tl, Pb, Bi)“, J. Mater. Res., Bd. 5, Nr. 10, S. 2152–2159,
Okt. 1990, doi: 10.1557/JMR.1990.2152.
DVS 404 12

Atmosphärisches Plasmaspritzen zur Applikation von Lotdepots
auf leistungselektronischen Halbleiterbauelementen
mit Kupfer-Zinn Pseudolegierungen
Aleyna Gökçen, Christoph Hecht, Prof. Dr. Jörg Franke, Manuela Ockel
https://doi.org/10.53192/EBL20260013
Die fortschreitende Miniaturisierung und steigende Leistungsdichte moderner Leistungshalbleiterbauelemente
erfordern neue Verbindungstechnologien mit deutlich verbesserter
thermischer und mechanischer Stabilität. Eine vielversprechende Methode
stellt das Diffusionslöten dar, bei dem durch fest-flüssig Diffusion intermetallische Phasen
entstehen, die höhere Schmelzpunkte, als die verwendete Temperatur im Lötprozess
besitzen. In dieser Arbeit wird ein alternativer Ansatz zur Aufbringung von Lotdepots
aus Kupfer-Zinn Pseudolegierungen durch atmosphärisches Plasmaspritzen vorgestellt.
Hierbei werden dünne Schichten aus Kupfer und Zinn mit einer Dicke von
20-100 µm auf der Rückseite des Halbleiterchips abgeschieden. Zwei Pulverförderer
sorgen für eine in-situ-Mischung der Pulver und erlauben so eine flexible Einstellung
des Mischverhältnisses. Auf diese Weise wird eine schnelle Bildung homogener intermetallische
Phasen während des Diffusionslötens erreicht. Erste Ergebnisse zeigen
eine homogene Schichtbildung und bestätigen die grundsätzliche Eignung dieses Verfahrens
zur Aufbringung von (Diffusions-)Lotdepots. Darüber hinaus vereinfacht die
direkte Beschichtung der Chiprückseite mit Lotdepots das Handling im Fertigungsprozess.
1 Einführung
Effiziente Leistungsmodule sind entscheidend für die zuverlässige Energiewandlung
in modernen elektronischen Systemen. Ihre Zuverlässigkeit bestimmt maßgeblich die
Funktionalität, Kosteneffektivität und Lebensdauer der gesamten Baugruppe. Um das
volle Potenzial von Wide-Band-Gap-Halbleitern (WBG) auszuschöpfen, müssen die
angrenzenden Aufbau- und Verbindungstechnologien (AVT) eine hohe thermische
und mechanische Stabilität aufweisen sowie eine effiziente Wärmeableitung sicherstellen.
Als etablierte Hochtemperatur-Die-Attach Technologie gilt das Silbersintern mit Nanopartikeln,
das Betriebstemperaturen über 300 °C erlaubt. Dieses Verfahren erfordert
jedoch hohen Prozessdruck und kostenintensive Materialien, was seine industrielle
Anwendung einschränkt [1]. Eine technisch vielversprechende und zugleich kostengünstigere
Alternative stellt das Diffusionslöten (engl. Transit Liquid Phase Bonding,
TLPB) dar, das auf der Bildung intermetallischer Phasen (IMPs) zwischen einem hochschmelzenden
(z. B. Cu) und einem niederschmelzenden (z. B. Sn) Metall basiert [2].
Während des Prozesses lösen sich Cu-Atome im geschmolzenen Sn und bilden die
intermetallischen Phasen wie Cu₆Sn₅ und Cu₃Sn, die zu einer Verbindung mit deutlich
erhöhter Wiederaufschmelztemperatur führen [2].
Der Diffusionslötprozess lässt sich grundsätzlich in vier Schritte gliedern: (1) Aufbau
der Diffusionslotwerkstoffe, (2) Erhitzen über die Liquidustemperatur des niederschmelzenden
Werkstoffes im Diffusionslot, (3) isothermes Erstarren durch Interdiffusion
und (4) abschließende Homogenisierung durch thermische Nachbehandlung.
DVS 404 13

Abhängig von den technischen und wirtschaftlichen Anforderungen kann dieser Prozess
variabel angepasst werden [2].
Bild 1. Prozessschritte des TLPB für die First-Level Verbindung in Leistungsmodulen.
Die Diffusionslotwerkstoffe können vertikal, beispielsweise durch kombinierte Cu-Sn
Preforms, oder horizontal, durch nebeneinander applizierte Cu- und Sn-Pasten, erfolgen.
Konventionell kommen metallische Lagen in Form von Preforms oder Pasten zum
Einsatz. Diese werden zwischen die Fügepartner eingebracht und während des Prozesses
legiert [3]. Ottinger et al. [4] entwickelten hierzu ein mehrlagiges Cu-Sn Preform
Konzept, kombiniert mit einer direkten Kupfermetallisierung auf der Chiprückseite. Andere
Ansätze, beispielsweise von Syed-Khaja [2], nutze das atmosphärische Plasmaspritzen
(APS), um Cu-Partikel beziehungsweise Cu-Schichten auf vorgedruckte Snhaltige
Lotpaste abzusetzen.
Im Rahmen dieser Studie wird das APS-Verfahren eingesetzt, um Kupfer- und Zinnpartikel
simultan direkt auf das Bare-Die abzuscheiden. Auf diese Weise soll das herkömmliche
Aufbringen von Lötpasten in einem einzigen Prozessschritt ersetzt werden.
Durch die gleichzeitige Abscheidung beider Metalle entsteht unmittelbar ein bleifreies
Lotdepot in dem Kupfer und Zinn in horizontaler und vertikaler Richtung verteilt ist.
Hierdurch wird eine homogene Pseudolegierung erzeugt, in der Cu- und Sn-Partikel
zunächst nur mechanisch miteinander verbunden sind und ihre jeweiligen Grenzflächen
erhalten bleiben. Erst im anschließenden Diffusionslötprozess kommt es zur Legierungsbildung,
die gezielt homogene intermetallische Phasen wie Cu₆Sn₅ und
Cu₃Sn entstehen lässt. Dieser Ansatz bietet entscheidende Vorteile, da der Abstand
zwischen den beiden Elementen minimiert und somit die homogene Bildung intermetallischer
Phasen durch kurze Diffusionsstrecken gefördert wird.
2 Versuchsaufbau
Bevor die Pseudolegierungen hergestellt werden konnten, wurden zunächst zwei verschiedene
Zinnpulver hinsichtlich ihrer morphologischen und fördertechnischen Eigenschaften
charakterisiert, woraufhin das geeignetere Pulver für die weiteren Versuche
ausgewählt wurde. Anschließend erfolgte die Bestimmung der Förderraten für Zinnund
Kupferpulver sowie die Messung der Partikeltemperatur und -geschwindigkeit, um
eine präzise Prozessführung und reproduzierbare Beschichtungsergebnisse sicherzustellen.
Das verwendete Kupferpulver ist durch eine Partikelgrößenverteilung mit
d₅₀ = 11,86 µm und d₉₀ = 20,21 µm bei sphärischer Form charakterisiert. Zur Abscheidung
des Zinnanteils wurden zudem zwei verschiedene Sn-Pulver hinsichtlich ihrer
Fließeigenschaften untersucht. Das erste Pulver weist eine tropfenförmige Morphologie
und Partikelgrößen unter 63 µm auf, während das zweite Pulver (plasmadust®)
sphärische Partikel bei einer Partikelgröße unter 20 µm besaß. Aufgrund der besseren
DVS 404 14