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1 Projektspiegel | newsletter edacentrum 03 2008(Abbildung 1.02). AP-1, „Datenerfassung und Datenkompressionim Massiv-Paralleltest“, AP-2, „NeueTestverfahren und Methoden für Multi-Site- und Hochvolumentest“,und das Arbeitspaket AP-3, „Analogbecomes Digital, Nichtklassische und dynamischeFehlermodelle“.Als Alternative zur Implementierung auf dem Chip istauch die Realisierung der Einheit zur Kompaktierung,Maskierung und Speicherung auf einem FPGA untersuchtworden. Auf dem FPGA ist die Fläche nichtwesentlich beschränkt und eine hohe Datenkomprimierungdeshalb nicht nötig. Dadurch wird eine höhereDiagnoseauflösung ermöglicht. Auch ist es möglich,über die zunächst angedachten 256 fehlerhaften Testdatenhinaus weitere Fehlerinformationen abzuspeichern,welche bei Bedarf nach dem Test ausgewertetwerden können. Weiterhin ist die Kompaktierung einesX-behafteten Datenstroms durch einen im Vergleichzum Testtakt (Makrotakt) beschleunigten Abtasttakt(Mikrotakt) eingeführt und untersucht worden. Es wirdgezeigt, dass sich durch die Auswahl von 1–2 kompaktiertenTestdaten pro Makrotakt durch den Testerdie Toleranz von X-Werten erheblich verbessern lässt,ohne dass dazu wesentlich zusätzlicher Hardwareaufwanderforderlich ist. Ergebnisse dieser Arbeit sind inPublikationen im Detail beschrieben [8, 17].Abbildung 1.02: Strukturplan zu MAYAA-1.1: Testverfahren für die Datenerfassung beimMassiv-ParalleltestAusgangspunkt für die Weiterentwicklung der Methodeder Datenkompression und On-Chip-Speicherung ist dasKonzept des On-Chip-Vergleichs, bei dem die Testantwortenauf dem Chip gespeichert werden [1, 32]. Eswurden zwei verschiedene Varianten (Prototypen) für dieSpeichereinheit entwickelt, bei denen mindestens 256kompaktierte Diagnosedaten gleichzeitig auf dem Chipabgespeichert werden können. In der ersten Variantewird der absolute Wert des Zeitpunktes gemeinsam mitder kompaktierten Fehlerinformation in eine Speichereinheitgeschrieben. Dabei wird – wie auch in der zweitenVariante – die Fehlerinformation maximal komprimiert,damit die auf dem Chip benötigte Fläche minimiert wird.Aus diesem Grund werden höchstens 2-Bit-Fehler zurDiagnose ausgewertet. Fehler mit mehreren fehlerhaftenBits werden nur als „fehlerhaft“ gekennzeichnet, abernicht weiter analysiert. In der zweiten Variante wirdjeweils die zeitliche Differenz zwischen zwei Fehlerngemeinsam mit der Fehlerinformation auf dem Chipgespeichert. Eine entsprechende Kontrollstruktur,welche einen optimalen Zwischenspeicher enthält, istentworfen worden. Diese beiden Speichervariantenwurden in ihrem Aufwand für den Flächenbedarf fürverschiedene Technologien verglichen. Zusätzlich wurdeuntersucht, wie sich die Ersetzung eines Speichers mitvoller Wortbreite in zwei Speicher mit kleiner Wortbreitein den verschiedenen Speichertechnologien auswirkt.Die Ergebnisse sind vielversprechend und stellen einenEinsatz in realen Produkten in Aussicht.Der Prototyp wurde umfangreichen Tests unterzogen.Hierzu wurde zunächst das logische Modell simuliert.Ausgewählte Bestandteile der On-Chip-Speichereinheit(DDSU) wurden zusätzlich auf einem FPGA realisiert,ausführliche Teststimuli entwickelt, und auf dieserBasis funktional getestet. Damit sich die Verwendungdes Prototyps der DDSU problemlos in den bestehendenChip-Testablauf integriert, wurde eine softwarebasierteDatenkonvertierung auf dem ATE entwickelt.Hierbei werden die vom ATE erfassten Daten imPrüfprogramm umgerechnet und in einem Datenformatherausgeschrieben, das zu dem in Arbeitspaket A-1.2entwickelten Diagnoseflow kompatibel ist. Sobalddas Verfahren der On-Chip-Speicherung [22, 23, 33]vollständig in den Testablauf eingebettet ist, kann aufdiese zusätzliche Konvertierung verzichtet werden.Dann können die notwendigen Berechnungen direkt imDiagnoseflow durchgeführt werden.A-1.2: Effiziente Übertragung von sehr großenDatenmengenIm Anschluss an die grundlegenden Untersuchungenim Bereich der Datenerfassung am Tester (ATE) wurdedie weitergehende Verarbeitung der Diagnose-Datenuntersucht. Es wurde ein Konzept entwickelt, welchesdie Erzeugung und Übertragung von Diagnosedatenso gezielt steuert, dass der Diagnoseflow bei derSpeicherung der Daten nicht überlastet wird. Des Weiterenwurde ein Ansatz definiert, mit dem die korrekteVerarbeitung von Datenpaketen in dem Diagnoseflowkontrolliert und fehlerhafte Verarbeitungsschritte schnellidentifiziert werden können. Dieser Ansatz erlaubt zudemeine flexible Parallelisierung der einzelnen Prozessschrittezur Erhöhung des Datendurchsatzes [9, 14, 30].Es ist eine erste Abschätzung des Rechen- und Speicherbedarfeszur Dimensionierung von Flow und Datenbankerstellt und die notwenigen Ressourcen zur Implementierungdes Konzeptes im Prototyp beschafft worden.Zur Implementierung des Volumen-Diagnoseflow istschwerpunktmäßig an der Extraktion der Layouteigenschaftender diagnostizierten logischen Ausfallnetzenund einer zentralen, für Scan-Diagnosedaten spezifischenDatenbank gearbeitet worden. Die logischenPfade des Diagnoselaufs werden nun mit Hilfe einer inder Fehleranalyse üblichen Software charakterisiert.Hierzu war die Entwicklung einer Automatisierungum-Seite