Views
5 years ago

Synthèse de haut-niveau de contrôleurs ultra-faible consommation ...

Synthèse de haut-niveau de contrôleurs ultra-faible consommation ...

tel-00553143, version 1

tel-00553143, version 1 - 6 Jan 2011 ii Contents 2 WSN node architectures and low-power microcontrollers 33 2.1 WSN basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33 2.2 WSN node architectures . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 2.2.1 Computation subsystem . . . . . . . . . . . . . . . . . . . . . . . 35 2.2.2 Communication subsystem . . . . . . . . . . . . . . . . . . . . . 35 2.2.3 Sensing subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . 36 2.2.4 Power supply subsystem . . . . . . . . . . . . . . . . . . . . . . . 36 2.3 Power dissipation analysis of a WSN node . . . . . . . . . . . . . . . . . 37 2.4 WSN platforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38 2.4.1 The Mica mote family . . . . . . . . . . . . . . . . . . . . . . . . 38 2.4.2 BTnodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 2.4.3 Telos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 2.4.4 PowWow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 2.4.5 WiseNet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 2.4.6 ScatterWeb . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 2.5 Emergence of low-power microcontrollers . . . . . . . . . . . . . . . . . . 40 2.5.1 Power optimization at VLSI circuit level . . . . . . . . . . . . . . 40 2.5.1.1 Clock gating . . . . . . . . . . . . . . . . . . . . . . . . 42 2.5.1.2 Voltage scaling . . . . . . . . . . . . . . . . . . . . . . . 44 2.5.1.3 Transistor sizing . . . . . . . . . . . . . . . . . . . . . . 44 2.5.1.4 Power gating . . . . . . . . . . . . . . . . . . . . . . . . 45 2.5.2 Commercial low-power MCUs . . . . . . . . . . . . . . . . . . . . 46 2.5.3 WSN-specific sub-threshold controllers . . . . . . . . . . . . . . . 48 2.5.3.1 SNAP/LE processor . . . . . . . . . . . . . . . . . . . . 48 2.5.3.2 Accelerator-based WSN processor . . . . . . . . . . . . 49 2.5.3.3 Charm processor . . . . . . . . . . . . . . . . . . . . . . 51 2.5.3.4 Phoenix processor . . . . . . . . . . . . . . . . . . . . . 51 2.5.3.5 BlueDot . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 2.5.4 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 3 High-level synthesis and application specific processor design 55 3.1 High-Level Synthesis (HLS) . . . . . . . . . . . . . . . . . . . . . . . . . 55 3.1.1 Generic HLS design-flow . . . . . . . . . . . . . . . . . . . . . . . 56 3.1.2 Scheduling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 3.1.2.1 ASAP scheduling . . . . . . . . . . . . . . . . . . . . . 57 3.1.2.2 ALAP scheduling . . . . . . . . . . . . . . . . . . . . . 58 3.1.3 Resource-constrained scheduling . . . . . . . . . . . . . . . . . . 58 3.1.3.1 List scheduling: . . . . . . . . . . . . . . . . . . . . . . 58 3.1.3.2 Force-Directed Scheduling (FDS): . . . . . . . . . . . . 59 3.1.3.3 Force-Directed List Scheduling (FDLS): . . . . . . . . . 59 3.1.3.4 Mixed Integer Linear Programming (MILP)-based approach: . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 3.1.4 Resource allocation/binding . . . . . . . . . . . . . . . . . . . . . 60 3.1.4.1 Interval-graph based allocation . . . . . . . . . . . . . . 60

tel-00553143, version 1 - 6 Jan 2011 Contents iii Left-Edge Algorithm (LEA): . . . . . . . . . . . . . . . . . 61 3.1.4.2 Conflict-graph based allocation . . . . . . . . . . . . . . 61 Heuristic clique partitioning [137]: . . . . . . . . . . . . . 61 Graph coloring algorithm: . . . . . . . . . . . . . . . . . . 62 3.2 Power-aware HLS tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 3.2.1 SCALP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 3.2.2 Interconnect-Aware Power Optimized (IAPO) approach . . . . . 63 3.2.3 LOPASS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 3.2.4 HLS-pg . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 3.3 HLS tools targeting other design constraints . . . . . . . . . . . . . . . . 64 3.3.1 Multi-mode HLS . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 3.3.2 Word-length aware HLS . . . . . . . . . . . . . . . . . . . . . . . 64 3.3.3 Datapath-specification-based HLS . . . . . . . . . . . . . . . . . 65 3.3.3.1 User Guided HLS (UGH) . . . . . . . . . . . . . . . . . 65 3.3.3.2 No Instruction-Set Computer (NISC) . . . . . . . . . . 66 3.3.4 Commercial tools and their application domain . . . . . . . . . . 66 3.4 Application Specific Instruction-set Processor (ASIP) design . . . . . . . 67 3.4.1 Methodology for complete ASIP design . . . . . . . . . . . . . . 68 3.4.2 Methodology for partial ASIP design . . . . . . . . . . . . . . . . 70 3.4.3 Instruction selection . . . . . . . . . . . . . . . . . . . . . . . . . 71 3.4.3.1 DAG-based instruction selection . . . . . . . . . . . . . 71 Simulated annealing: . . . . . . . . . . . . . . . . . . . . . 71 Genetic Algorithm (GA): . . . . . . . . . . . . . . . . . . 72 Constraint Satisfaction Problem (CSP): . . . . . . . . . . 72 3.4.3.2 Tree-based instruction selection . . . . . . . . . . . . . 73 Dynamic programming: . . . . . . . . . . . . . . . . . . . 73 Bottom-Up Rewrite System (BURS) generator: . . . . . . 73 3.4.4 Register allocation . . . . . . . . . . . . . . . . . . . . . . . . . . 75 3.5 Existing tools in ASIP design . . . . . . . . . . . . . . . . . . . . . . . . 76 3.5.1 ICORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76 3.5.2 Soft-core generator . . . . . . . . . . . . . . . . . . . . . . . . . . 77 3.6 General discussion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 4 Hardware micro-task synthesis 79 4.1 Notion of hardware micro-task . . . . . . . . . . . . . . . . . . . . . . . 79 4.1.1 Potential power benefits . . . . . . . . . . . . . . . . . . . . . . . 79 4.1.1.1 Simplified architecture . . . . . . . . . . . . . . . . . . . 82 4.1.1.2 Exploiting the run-to-completion semantic . . . . . . . 82 4.1.1.3 Micro-task granularity . . . . . . . . . . . . . . . . . . . 83 4.1.1.4 Simplified access to shared resources . . . . . . . . . . . 83 4.1.2 Generic architecture . . . . . . . . . . . . . . . . . . . . . . . . . 84 4.2 Proposed design-flow for micro-task generation . . . . . . . . . . . . . . 85 4.2.1 Compiler front-end . . . . . . . . . . . . . . . . . . . . . . . . . . 87 4.2.2 Instruction selection and mapping . . . . . . . . . . . . . . . . . 88

Synthèse, caractérisation et intérêt biomédical de (glyco ...
Synthèse, caractérisation et polymérisation par ouverture de cycle ...
Analyse et synthèse de sons de piano par modèles physiques et de ...
Emission gamma de haute énergie dans les systèmes binaires ...
Martin Teichmann Atomes de lithium-6 ultra froids dans la ... - TEL