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Synthèse de haut-niveau de contrôleurs ultra-faible consommation ...

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tel-00553143, version 1

tel-00553143, version 1 - 6 Jan 2011 164 Bibliography [138] University of California, Berkeley. 1999. Tech. Project: Smart Dust. [139] Usami, K. and Horowitz, M. 1995. Clustered Voltage Scaling Technique for Low-Power Design. In ISLPED’95: Proceedings of the 1995 International Symposium on Low Power Design. ACM, New York, NY, USA, 3–8. [140] Van der Werf, A., Peek, M. J. H., Aarts, E. H. L., van Meerbergen, J. L., Lippens, P. E. R., and Verhaegh, W. F. J. 1992. Area Optimization of Multi-Functional Processing Units. In ICCAD’92: Proceedings of the 1992 IEEE/ACM International Conference on Computer-Aided Design. IEEE Computer Society Press, Los Alamitos, CA, USA, 292–299. [141] Virage Logic. 2010. ARC 700 Core Family Power-Efficient, High Performance 32-Bit Configurable CPU Cores. Product. [142] Werner-Allen, G., Johnson, J., Ruiz, M., Lees, J., and Welsh, M. 2005. Monitoring Volcanic Eruptions with A Wireless Sensor Network. In EWSN’05: Proceedings of the 2nd European Workshop on Wireless Sensor Networks. 108–120. [143] Wu, Q., Pedram, M., and Wu, X. 2000. Clock-Gating and its Application to Low Power Design of Sequential Circuits. IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications 47, 3 (Mar), 415–420. [144] Xilinx. 2010. MicroBlaze Soft Processor Core. Product. [145] Ye, W., Heidemann, J., and Estrin, D. 2002. An Energy-Efficient MAC Protocol for Wireless Sensor Networks. In INFOCOM’02: Proceedings of the 21st Annual Joint Conference of the IEEE Computer and Communications Societies. Vol. 3. 1567–1576. [146] Zhou, Hai-Ying, and Hou, K.-M. 2007. LIMOS: A Lightweight Multi- Threading Operating System dedicated to Wireless Sensor Networks. In WiCom’07: Proceedings of the International Conference on Wireless Communications, Networking and Mobile Computing. 3051–3054.

tel-00553143, version 1 - 6 Jan 2011 List of Figures 1 Architecture générale d’un nœud de capteur. . . . . . . . . . . . . . . . 2 2 Un exemple d’utilisation du power gating. . . . . . . . . . . . . . . . . . 5 3 Architecture d’une micro-tâche matérielle generique. . . . . . . . . . . . 7 4 Graphe de tâches d’une application de relevé et envoi de température. . 8 5 Vue niveau système d’un nœud de capteur basé sur l’approche à base de micro-tâches matérielles. . . . . . . . . . . . . . . . . . . . . . . . . . . 9 6 Flot de conception système LoMiTa . . . . . . . . . . . . . . . . . . . . 12 7 Modèle à base de portes NAND parallèles utilisé pour exécuter les simulations au niveau transistor à l’aide de SPICE et temps de réveil et de mise en veille mesurés pour n = 3000. . . . . . . . . . . . . . . . . . . . 14 1.1 General architecture of a WSN node. . . . . . . . . . . . . . . . . . . . 20 1.2 An example of power gating. . . . . . . . . . . . . . . . . . . . . . . . . 23 1.3 Architecture of a generic hardware micro-task. . . . . . . . . . . . . . . 24 1.4 TFG of a temperature sensing and forwarding application. . . . . . . . 25 1.5 System-level view of a micro-task based WSN node architecture. . . . . 26 1.6 Complete system-level design-flow . . . . . . . . . . . . . . . . . . . . . 29 2.1 A generic WSN node architecture. . . . . . . . . . . . . . . . . . . . . . 35 2.2 Block diagram of a mobile sensor WSN node. . . . . . . . . . . . . . . 37 2.3 Currents contributing to various power consumptions in CMOS circuits. 41 2.4 Scaling of static and dynamic power consumption with the advancements of process technology. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 2.5 Example of gated-clock design. . . . . . . . . . . . . . . . . . . . . . . . 43 2.6 The use power gating to reduce the overall circuit power. . . . . . . . . 45 2.7 Architecture of CoolRISC 88 processor (extracted from the work of Piguet et al. [109]). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 2.8 Microarchitecture of the SNAP/LE processor showing major components. 49 2.9 System architecture of the accelerator-based WSN processor. . . . . . . 50 2.10 Block diagram of the Charm protocol processor. . . . . . . . . . . . . . 51 2.11 Block diagram of the Phoenix processor. . . . . . . . . . . . . . . . . . . 52 3.1 Design methodology for high level synthesis (HLS) . . . . . . . . . . . . 57 3.2 (a) ASAP scheduling (b) ALAP scheduling . . . . . . . . . . . . . . . . 58 165

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