Cours 6 Logique séquentielle (2)
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Les registres à décalage (IV)<br />
• Initialisation du registre<br />
1<br />
1<br />
E<br />
H<br />
INIT<br />
D<br />
bascule<br />
1<br />
CK<br />
CL*<br />
Q<br />
D<br />
CL* CL* CL*<br />
Q D Q D Q<br />
bascule<br />
2<br />
CK<br />
bascule<br />
3<br />
CK<br />
1 1<br />
bascule<br />
4<br />
CK<br />
PR* PR* PR* PR*<br />
registre<br />
initialisé à<br />
0101<br />
si INIT = 0<br />
• Rappel : entrées prioritaires asynchrones des bascules<br />
• CLEAR ou RESET : Q est forcé à 0<br />
• SET ou PRESET : Q est forcé à 1<br />
• La commande d'initialisation ne doit pas être activée<br />
pendant le fonctionnement normal (synchrone) du circuit<br />
8 Département Electronique
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