teknik pemeliharaan dan perbaikan sistem elektronika jilid 2 smk

bos.fkip.uns.ac.id

teknik pemeliharaan dan perbaikan sistem elektronika jilid 2 smk

Pelacakan Kerusakan Sistem Digital

jika kedua S dan R dibuat menjadi

logik 0 secara serentak.Sebenarnya

R-S merupakan suatu rangkaian

memori dan ini juga dapat diuraikan

oleh tabel kebenaran (tabel 5.2).

Begitu keadaan-keada an masukan

(R dan S) diperhitungkan tabel harus

mencakup keadaan keluaran Q

sebelum diterapkannya sinyal masukkan.

Hal ini ditulis sebagai Qn.

Keadaan keluaran Q setelah penerapan

suatu masukan ditulis sebagai

Qn+1, yang merupa kan keadaan

akhir dari flip – flop.

Jika suatu RS FF dibuat dengan cara

melakukan cross-coupling dari

dua buah gerbang NOR, maka level

keluaran yang akan mengubah keadaan

haruslah logik 1. Hal ini disebabkan

level 1 yang ada ditiap masukan

gerbang NOR akan mengakibatkan

keluaran menjadi 0.

Tabel kebenaran untuk Bistable

R-S yang menggunakan

pintu NOR dapat dilihat

pada tabel 5.3.

Dengan kedua flip-flop yang

sederhana di atas suatu perubahan

keadaan dikeluaran akan

terjadi beberapa nanodetik

setelah berubahnya data

masukan. Peristiwa ini disebut

asinkron.

Jika suatu clock input ditambahkan

pada Gambar 5.10 akan tercapai

peristiwa sinkron, karena data dimasukan

– masukan hanya dapat

dipindahkan pada set atau reset dari

bistable pada saat sinyal clock tinggi.

Operasi sinkron ini adalah penting,

karena berguna untuk mengontrol

operasi suatu sistem digital lengkap

dari sebuah generator pulsa

clock sentral dan juga untuk menghindari

terbentuk nya penundaan

(delay )

S

CP

P

GC Loveday,1980, 83

0

0

0

0

&

A

&

B

Gambar 5.10 : Bistable R-S Clock

GC Loveday,1980, 84

Gambar 5.11: Bistable D

Tabel 5.4: Tabel kebenaran untuk

Bistable D

Clock D Qn Qn+1

GC Loveday,1980, 84

0

0

0

0

0

0

&

C

&

D

0 0 0

0 1 0

1 0 1

1 1 1

Gambar 5.12: Bistable T

0

0

Q

Q

153

More magazines by this user
Similar magazines