1. Prelazak sa RISC na CISC koncept

1. Prelazak sa RISC na CISC koncept
Zadnjih 25 godina prelazak sa CISC na RISC koncept doveo je do radikalnih promena
kod ISA (Instruction Set Architecture). U cilju boljeg sagledavanja ove problematike u daljem
tekstu ukazaćemo na ključne razlike izmedju ove dve arhitekture.
Kao što smo ranije ukazali ISA računar specificira primitivne komande koje se direktno
izvršavaju od strane hardvera. Drugim rečima, ISA specificira izvršive mašinske instrukcije
za dati tip procesora. Kompleksnost ISA zavisi od formata instrukcija, formata podataka,
adresnih načina rada, registara opšte namene, specifikacije opkoda, i mehanizmima za
upravljanje tokom izvr{enja programa. U zavisnosti od različitih izbora koji se tiču ovih
osobina, RISC i CISC koncepti predstavljaju dve škole koje se odnose na ISA. Tekuće na
tržištu postoji oko 60 različitih arhitektura, koji su plod razvoja velikih kompanija, i na stotinu
implementacija koje se izradjuju (fabrikuju) na osnovu licenci ovih arhitektura.
1.1 Arhitekturne razlike
Osnovne arhitekturne razlike izmedju pravih RISC i klasičnih CISC procesora prikazane
su na Slici 1.
Ranije CISC arhitekture imale su unificirani (jedinstveni) keš u kome se čuvaju
instrukcije i podaci. Ove arhitekture imaju isti put za podatke/instrikcije i koriste malo
registarsko polje (RF-register file). Noviji CISC procesori kakvi su MC68030 i MC68040
koriste posebne keševe za podatke i instrukcije. Za implementiranje velikog skupa naredbi
CISC procesori koriste mikroprogramski upravljanu memoriju. Ipak novija rešenja okreću se
ka direktnom upravljanju.
malo polje registara
(small registar file)
upravlja~ka jedinica
(control unit)
instrukcija/staza podataka
instruction/data path
upravlja~ka memorija
(control memory)
jedinstveni ke{
(unified cashe)
glavna memorija
(main memory)
a) klasi~an CISC procesor

veliko polje registara
(large registar file)
upravlja~ka jedinica sa
direktnim upravljanjem
(hardwired control unit)
staza podataka
(data path)
instrukcioni ke{
(instruction cashe)
ke{ podataka
(data cashe)
instrukcije
(instruction)
glavna memorija (main memory)
podaci
(data)
a) pravi RISC procesor
Slika 1 Arhitekturne razlike izmedju RISC i CISC procesora
Kod RISC procesora, keševi za podatke i instrukcije su izdvojeni, a takodje su različiti i
putevi preko kojih se pristupa ovim memorijama. Naglasimo da se kod RISC-ova koristi
registarsko polje nešto većeg obima. Upravljačka jedinica RISC-a je bazirana na direktnom
upravljanju. Ovakvim pristupom, za slučaj da u programskom toku ne postoji veliki broj
instrukcija grananja ili prekida (interrupts), moguće je postići CPI reda jedan ciklus.
1.2 Smernice razvoja kod CISC-ova
Prvi računari bili su veoma jednostavni i posedovali su ograničeni skup naredbi. Tokom
vremena, i usled brzog razvoja računara, kompleksnost instrukcija se povećavala čini se još
brže, ili kako se to popularno ka`e ''koracima od sedam milja''. Razlog ovome, za duži
vremenski period, je bio nagli pad cene hardvera, sa jedne, a povećana cena softvera, sa druge
strane. Krajnji efekat ovog trenda je bio takav da se sve veći broj funkcija podržavao od strane
hardvera, što je dovelo do toga da je skup instrukcija kod ovih procesora postao ogroman, a
takodje se značajno povećao i broj složenih instrukcija koje ti procesori mogu da izvršavaju.
Najbolji reprezenti CISC kocepta su procesori iz serije Intel x86, Motorola MC 68xxx, Digital
VAX serija, i neke IBM mašine. Porast skupa instrukcija je bio stimulisan popularnošću
mikroprogramskog upravljanja 60-tih i 70-tih godina prošlog veka. Jedan tipičan CISC
procesor ima više od 300 instrukcija. Pri ovome treba naglasiti i korišćenje promenljivih
formata instrukcija/podataka, pri čemu obim tipičnih reči mo`e biti 8-, 16-, 32-, i 64-bita.
Relativno mali skup registara opšte namene, od 8 do 24, se koristi kod CISC-ova. Kod
CISC-ova postoji veliki broj operacija obraćanja (referenciranja) memoriji, koje koriste na
desetinu adresnih načina rada (oko 20), uključujući indeksno i indirektno adresiranje. Skoro
svi veliki proizvodjači mikroprocesorskih čipova imali su značajne investicije u razvoju CISC

arhitektura od kasnih 60-tih do pojave prvih RISC čipova, a to je bilo ranih 80-tih godina
prošlog veka.
1.3. RISC izazovi
Nakon takoreći, tri decenije razvoja CISC arhitektura, korisnici računara su počeli da
procenjuju (evaluiraju) odnos izmedju ISA i dostupnih hardversko/softverskih tehnologija. Na
osnovu analiza programa (uglavnom sprovedenih trasiranjem) ustanovljeno je da samo 25%
od svih raspoloživih kompleksnih instrukcija troši 95% od ukupnog vremena potrebnog za
izvršenje programa. To, drugim rečima, znači da se ostalih 75% hardversko-podr`avanih
instrukcija retko koristi u toku izvršenja programa (manje od 5%). Tako se i rodila ideja o
RISC-ovima koja se bazira na sledećoj činjenici: Učini ono što se najviše koristi najbr`im.
Kao posledica ovakvog pristupa ostvarilo se dramatično povećanje performansi u odnosu na
CISC dizajn. Klasično pitanje koje se, projektantima RISC-ova, sada postavlja je sledeće:
Zbog čega tro{iti veliki deo površine čipa na instrukcije koje se retko koriste Odgovor bi bio
sledeći: Kompleksne instrukcije, nakon procene njihovog pojavljivanja u programima, treba
kada je njihov procenat mali implementirati softverski (u vidu potprograma), a ne hardverski
kakva je bila dotada{nja praksa kod CISC procesora. Implementacija retko korišćenih
instrukcija u softveru omogućava da se skoro svi gradivni blokovi procesora smeste na
jedinstveni VLSI čip. Šta više, u okviru jednog RISC procesorskog čipa, na dana{njem nivou
tehnologije, moguće je ugraditi sada on-chip keš kao i ve}i broj FP jedinica. Obično, skup
instrukcija RISC procesora je manji od 100 instrukcija, pri čemu su instrukcije obima 32- ili
64- bita, ali ne oba formata istovremeno. U principu se koriste od tri do pet adresnih načina
rada. Arhitektura RISC-a je tipa Load/Store. To znači da sve instrukcije pribavljaju operande
iz registara i smeštaju rezultate i registre (register-based), a da su Load i Store jedine dve
naredbe pomoću kojih se procesor obraća memoriji.
RISC procesor često koristi dva posebna registarska polja. Jedno polje čine 32 registra
za manipulisanje sa celobrojnim vrednostima i adresama (integer register file), a drugo polje
se sastoji od 32 registra koji se koriste kod manipulisanja brojeva u pokretnom zarezu
(floating point register file). Neki od RISC procesora koriste i više od 100 registara. Pored
korišćenja registarskih polja velikog obima, podeljeni keševi za instrukcije i podaci dodatno i
značajno skraćuju vreme pristupa memoriji.
Osnovna ideja RISC-a je da se najveći broj instrukcija izvrši za jedan ciklus što se
postiže pribavljanjem operanda direktnim putem iz registara, bafera preuredjenja ili keša
podataka, a ne kao kod CISC-ova iz memorije. Na Slici 2 uporedno su prikazane ključne
karakteristike pravih RISC i klasičnih CISC procesora. Napredkom tehnologije, u budućnosti,
neke arhitekturne razlike sa Slike 2 sigurno će nestati.

karakteristike klasi~na CISC arhitektura prava RISC arhitektura
format instrukcije promenljivi format 8,16,32i fiksna 32-bitne instrukcije
64 bita
taktna frekvencija 100-500 MHz 200-400 MHz
polje registara
8-24 registara op{te nemene 32-192 registara op{te
namene, izdvojeni integer i
FP registri
broj instrukcija i tipovi
oko 300, sa preko
~etrdesetak varijanti
instrukcionih tipova
oko 100, najve}i broj su
registarsko zasnovani sa
izuzetkom Load/Store
adresni na~ini rada
dizajn ke{a
CPI, i prose~ni CPI
upravlja~ka jedinica CPU-a
tipi~ni reprezentativni
rocesori
na desetinu (reda 20)
uklju~uju}i indeksno/
indirektno adresiranje
raniji modeli su koristili
jedinstveni ke{, noviji
koriste razdvojene ke{eve za
instrukcije i podatke
1-20 ciklusa, u proseku 4
ciklusa
najve}i broj koristi
mikroprogramsko
upravljanje, a kod nekih
imamo i direktno
Intel x86, VAX 8600,
IBM 390, MC 68040,
Intel Pentium, AMD 486,
Cyrix 686
ograni~eno na 3-5, samo
Load/Store adresiraju
meoriju
najve}i broj koristi podeljeni
ke{ za instrukcije i podatke
1 ciklus za jednostavne
operacije, 1,5 ciklus u
proseku
najve}i broj koristi direktno
upravljanje bez upravlja~ke
memorije
Sun UltraSparc,
MIPS R10000,
Power PC 604, HP PA-
8000, Digital 21264
Slika 2. Karakteristike klasičnih CISC i pravih RISC arhitektura
1.3 Šta je donela dvo-decenijska ISA debata
Korišćenjem velikog registarskog polja, bafera podataka, i izdvojenih keševa za
instrukcije i podatke, imalo je povoljan efekat na interno prosledjivanje podataka kroz CPU,
kao i eliminisanju nepotrebnih memorisanja (pamćenja) medjurezultata operacija. Sa značajno
smanjenom kompleksnošću skupa instrukcija, RISC procesor se može lakše projektovati i
realizovati kao jedinstveni VLSI čip. Prednost ovog pristupa su rad na višim frekvencijama,
niži prosečni CPI koji se mo`e posti}i, ni`i procenat keš promašaja koji se može ostvariti, i
bolje mogućnosti koje stoje na raspolaganju za optimizaciju kompilatora.
Ipak prelazak sa CISC na RISC koncept predstavljao je radikalan preokret u arhitekturi.
Glavna žrtva je predstavljala gubitak binarne kompatibilnosti sa tradicionalnim CISC
aplikacionim programima. Naime, postoje}i programi kreirani za neku od CISC ma{ina nisu
mogli vi{e da se sada izvršavaju na RISC mašinama. Sprovedena istra`ivanja koja su se
odnosila na trasiranje osobina programa pokazala su da konverzija sa CISC programa na
ekvivalnetni RISC program podrazumeva povećanje dužine programa (broj instrukcija) za
oko 40%. Negativni efekat povećanja dužine RISC programa, sa aspekta vremena izvršenja,

je ipak ~ini se manji u odnosu na pozitivne efekte koji se postižu povećanjem taktne
frekvencije i smanjenjem prosečnog broja CPI-a kod RISC procesora.
Debata izmedju projektanata RISC i CISC procesora, oko toga koji je pristup bolji, po
svemu izgleda je sada završena. Obe strane u proteklom periodu naučile su i prihvatile jedna
od druge puno dobrih i korisnih sugestija i rešenja. Na današnjem nivou razvoja po svemu
sude}i te granice su postale takoreći nevidljive. Veliki broj procesora danas se implementira u
istoj tehnologiji ugradjivanjem hibridnih rešenja koje uzimaju u obzir dobre osobine kako
RISC tako i CISC procesora. Verovatno je kompromis, kao i uvek, najboje rešenje.