Sistemes Electrònics Digitals: Pràctiques de laboratori - UPC

SISTEMES ELECTRÒNICS
DIGITALS
PRÀCTIQUES DE LABORATORI
EMILI LUPON i ROSÉS
SETEMBRE 2011

SISTEMES ELECTRÒNICS
DIGITALS
PRÀCTICA 1
INTRODUCCIÓ AL DISSENY DE SISTEMES DIGITALS
BASAT EN DISPOSITIUS LÒGICS PROGRAMABLES
ÍNDEX
1. OBJECTIUS .................................................................................................................................... 3
2. PREPARACIÓ ................................................................................................................................. 3
3. DESCRIPCIÓ DEL CONTROLADOR .......................................................................................... 4
4. INICIACIÓ DE L'ENTORN DE TREBALL I ESTABLIMENT DEL PROJECTE ...................... 6
5. EDICIÓ DEL DISSENY ................................................................................................................. 8
5.1. Mòdul on_som........................................................................................................................... 8
5.2. Mòdul s_fix ............................................................................................................................. 11
5.3. Mòdul s_int ............................................................................................................................. 14
5.4. Mòdul divf ............................................................................................................................... 15
5.5. Mòdul metro ............................................................................................................................ 16
6. COMPILACIÓ DEL DISSENY .................................................................................................... 16
6.1. Preparació de l'entorn i generació de la base de dades del disseny (anàlisi i síntesi) ............. 17
6.2. Encabiment.............................................................................................................................. 24
6.3. Generació de fitxers per a eines de tercers .............................................................................. 31
6.4. Compilació completa .............................................................................................................. 32
7. SIMULACIÓ DEL DISSENY ....................................................................................................... 34
7.1. Simulació amb un banc de proves en VHDL .......................................................................... 35
7.2. Simulació amb un fitxer de comandes Tcl .............................................................................. 43
8. VERIFICACIÓ EXPERIMENTAL DEL DISSENY .................................................................... 45
9. AMPLIACIÓ DEL PROJECTE .................................................................................................... 48

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
1 - 2

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
INTRODUCCIÓ AL DISSENY DE SISTEMES DIGITALS BASAT EN DISPOSITIUS
LÒGICS PROGRAMABLES
1. OBJECTIUS
L'objectiu d'aquesta pràctica és familiaritzar a l'alumne amb les eines més bàsiques de l'entorn de
disseny de dispositius lògics programables Quartus II d'ALTERA (versió 10.0sp1), les quals inclouen
el simulador lògic ModelSim-Altera de Mentor Graphics (versió 6.5e). Amb aquesta finalitat, es
proposa un tutorial consistent en la realització guiada del disseny d'un projecte consistent en un
senzill sistema seqüencial per al control d'un visualitzador de la situació d'un tren dins una línia de
metro, visualitzador similar als instal·lats en els vagons de les línies de metro de Barcelona, si bé
que, en principi, per a una línia de metro amb només quatre estacions.
2. PREPARACIÓ
Llegiu-vos detingudament tot l'enunciat de la pràctica, inclòs el seu annex. Aquest annex conté una
descripció de la placa educativa DE0 d'ALTERA/Terasic, la qual farem servir en aquest tutorial.
A l'apartat 3 es descriuen, de forma detallada, les especificacions i el disseny del sistema de control
del visualitzador de la situació del tren dins la línia.
A l'apartat 4 s'exposen les accions que s'han de fer per iniciar l'entorn de treball del Quartus II.
A l'apartat 5 es realitza l'etapa d'introducció del disseny, en la que s'utilitzen, de forma combinada,
dues de les eines de l'entorn, un editor de blocs i un editor de texts. L'editor de blocs és un editor
gràfic que permet introduir i editar esquemàtics i diagrames de blocs. L'editor de texts permet
descriure blocs emprant llenguatges de descripció de hardware, com ara els llenguatges estàndards
VHDL i Verilog. Entre els aspectes més rellevants que s'inclouen en aquest apartat, destaquen el
funcionament bàsic d'aquests dos editors, la utilització d'elements de les biblioteques disponibles i
la jerarquització dels dissenys.
A l'apartat 6 es realitza la compilació del disseny sobre un dispositiu lògic programable concret (en
aquest cas, l'EP3C16F484C6N de la família Cyclone III d'ALTERA). En el procés de compilació, el
disseny es descompon en funcions que es poden materialitzar en els recursos dels que disposa el
dispositiu lògic programable triat (elements lògics, pins d'entrada/sortida, etc.) i s'ubiquen aquestes
funcions en recursos concrets. Es poden observar i forçar aquestes ubicacions, de forma que posteriors
compilacions les respectin, mitjançant vàries eines de l'entorn (editor d'assignacions, planificador
del xip i planificador dels pins). També es poden imposar prestacions temporals que guiïn el procés
de compilació i verificar aquestes prestacions amb una eina anomenada TimeQuest. La compilació
també genera els fitxers a emprar en la verificació del disseny i en la programació del xip.
A l'apartat 7 es procedeix a la verificació del disseny mitjançant simulació temporal. Es presenta i
utilitza una altra eina de l'entorn: el simulador lògic ModelSim-Altera, un eina de Mentor Graphics
que enllaça amb l'entorn del Quartus II. S'empren dues formes alternatives per definir els estímuls
introduïts al circuit: la creació d'un banc de proves en VHDL i la utilització del llenguatge Tcl.
Un cop verificat el funcionament del disseny, a l'apartat 8 es configura l'EP3C16F484C6N existent
a la placa educativa DE0 d'ALTERA/Terasic i es comprova experimentalment el funcionament del
sistema de control dissenyat.
1 - 3

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
Finalment, a l'apartat 9 es proposa una petita ampliació del disseny, consistent en implementar un
sistema anàleg per a una línia de metro amb set estacions.
3. DESCRIPCIÓ DEL CONTROLADOR
El controlador, anomenat metro, gestiona un visualitzador de situació dins la línia instal·lat en els
vagons d'una línia de metro. Aquest visualitzador consta d'un LED per estació i indica quina és
l'estació actual en la que ens trobem o a la que ens dirigim (LED en intermitència amb un període
de 600 ms), quines estacions s'han recorregut prèviament en aquell trajecte (LEDs encesos) i quines
estacions falten per arribar al final de la línia (LEDs apagats). Per tal de simplificar la complexitat
del problema, i tenint present que el sistema és perfectament ampliable, es considerarà una línia de
metro amb només quatre estacions (estació 0 a estació 3). Així doncs, disposareu de quatre LEDs
que comandareu mitjançant un conjunt de senyals actius per 1 anomenat led (led0 a led3).
L'aplicació disposa d'una sèrie de sensors situats en certs punts del recorregut del metro, els quals
estan associats a les entrades del sistema. Així, es rep un pols negatiu en una entrada anomenada
nsensor cada cop que el tren surt d'una estació. Similarment, es rep un pols negatiu en una entrada
anomenada ne_origen quan el tren canvia de sentit (i de via) en l'estació terminal considerada com a
origen de la línia (estació 0) i es rep un pols negatiu en una altra entrada anomenada ne_final quan
el tren canvia de sentit (i de via) en l'altra estació terminal (estació final o estació 3). La figura 1
il·lustra la disposició dels sensors en la línia de metro.
Estació 3
ne_final
nsensor
Figura 1: Disposició dels sensors en la línia de metro.
D'altra banda, es necessita un senyal periòdic de rellotge per, com a mínim, generar la intermitència
del LED associat a la pròxima estació. En general, el senyal de rellotge del que hom disposarà com
entrada al sistema, que anomenarem clk_hf, presentarà una freqüència hf força superior a la que
hom requereix lf (lf = 1 / 600 ms = 5 / 3 Hz), essent necessari emprar un divisor de freqüència per N
(N = hf / lf) per tal d'obtenir el senyal de rellotge de baixa freqüència desitjat, el qual anomenarem
clk_lf. La figura 2 mostra l'esquema d'entrades i sortides del sistema de control.
nsensor
ne_origen
ne_final
clk_hf
Estació 2
Circuit
seqüencial
metro
led[3..0]
Figura 2: Entrades i sortides del sistema metro.
Per fer el disseny d'aquest sistema s'ha triat una estructura jeràrquica, on es generen per separat i en
lògica positiva els senyals fixos i d'intermitència per als LEDs, els quals es combinen posteriorment
emprant portes OR. D'acord amb això, l'estructura consta dels següents mòduls (veure figura 3):
1 - 4
4
Estació 1 Estació 0
estació
3
estació
2
ne_origen
estació
1
estació
0

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
ne_final
ne_origen
nsensor
clk_hf
on_som
D Q
clk_lf
DIVISOR DE
FREQÜÈNCIA
PER N/2
DIVISOR DE
FREQÜÈNCIA
PER 2
divf
sm
sensorf
nald
down
naclr
Figura 3: Esquema del sistema metro.
a) Un mòdul seqüencial, anomenat divf, corresponent al divisor de freqüència per N (N parell) que
permet obtenir el rellotge clk_lf a partir del rellotge d'entrada clk_hf. En aquest cas, la placa
educativa DE0 d'ALTERA/Terasic disposa d'un senyal de rellotge precablejat de freqüència
50 MHz, requerint-se d'un divisor per N = 30.000.000. Ara bé, per no allargar massa el temps
destinat a la verificació del circuit, en les simulacions de l'apartat 7 es considerarà un divisor de
freqüència per N = 30, amb la qual cosa el sistema anirà 1.000.000 de vegades més de pressa. El
divisor de freqüència per N està implementat per dos divisors encadenats, un primer per N / 2 i
un segon per 2, a fi d'aconseguir una sortida clk_lf simètrica per a qualsevol valor de N parell.
b) Un mòdul seqüencial, anomenat on_som, que estableix en quin punt del recorregut es troba el
tren i quin és el sentit de la marxa. Per fer-ho, utilitza un comptador bidireccional, que memoritza
l'estació actual q, i un biestable R
bidireccional disposa de senyals asíncrons de posada a zero i càrrega en paral·lel actius per nivell
baix. Els senyals ne_origen i ne_final actuen com a senyals de control asíncrons, definint tant
l'estació actual (una de les dues estacions terminals) com el nou sentit de la marxa. A més a més,
aquests dos senyals permeten inicialitzar el sistema, considerant el tren aturat en una de les
estacions terminals, i no importa que presentin espuris en commutar (no afecten al funcionament
S asíncron, que memoritza el sentit de la marxa sm. El comptador
1 - 5
0
d
0
c
1
b
1
a
COMPTADOR
MÒDUL 16
a
b
qd qc qb qa
q1 q0
sm q[1..0] sf[3..0]
0 00 0000
0 01 0001
0 10 0011
0 11 0111
1 00 1110
1 01 1100
1 10 1000
1 11 0000
s_fix
y3n
DESCOD y2n
1
2 a 4
g1 y1n
g2an
g2bn y0
n
0
s_int
sf3
sf2
sf1
sf0
si3
si2
si1
si0
led3
led2
led1
led0

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
del sistema). Com a senyal de rellotge del comptador s'hauria d'emprar el senyal nsensor, però
aquest senyal només es pot emprar directament si està lliure d'espuris. Donat que en la vostra
aplicació emprareu un polsador per simular el senyal nsensor, molt probablement presentarà
espuris en commutar i no podrà ser utilitzat directament. Per filtrar aquests espuris es pot emprar
un biestable tipus D que pren mostres del senyal nsensor a una freqüència inferior a la durada
dels espuris (per exemple, a la freqüència de la intermitència, és a dir, cada 600 ms), generant
una imatge filtrada sensorf lliure d'espuris, si bé quelcom retardada. Per tot l'exposat, el mòdul
on_som considera realment com entrada el senyal filtrat sensorf, existint un petit circuit extern
encarregat de la seva generació.
c) Una xarxa combinacional, anomenada s_fix, que, a partir de la posició del tren q i del sentit de la
marxa sm, genera els senyals que indiquen quins LEDs han d'estar encesos de forma permanent
(estacions recorregudes prèviament) i quins no (la resta, inclosa l'estació actual).
d) Una segona xarxa combinacional, anomenada s_int, que, a partir de la situació del tren q i del
senyal de rellotge de baixa freqüència clk_lf, genera el senyal d'intermitència per al LED
corresponent a l'estació actual, deixant la resta apagats de forma permanent.
4. INICIACIÓ DE L'ENTORN DE TREBALL I ESTABLIMENT DEL PROJECTE
Aneu a l'escriptori de Windows i feu doble click sobre la icona Quartus II 10.0sp1. S'obrirà la
finestra principal del programa Quartus II (veure figura 4). Si, a més a més, s'obre una altra finestra
amb algun missatge, tanqueu-la. Dins la finestra principal, podreu observar tres finestres obertes, la
del navegador del projecte a dalt a l'esquerra, la de tasques al mig a l'esquerra, i la de missatges a
baix. A més a més, resta un espai reservat per obrir altres finestres.
Figura 4: Finestra principal del Quartus II.
1 - 6

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
En cas de què necessiteu complementar la informació sobre qualsevol comanda de les emprades en
el tutorial, podeu recórrer al menú Help o a la icona amb un interrogant blanc sobre fons blau. El
mateix es pot fer per obtenir informació addicional sobre primitives, megafuncions, dispositius, etc.
Seguidament, s'ha d'establir el projecte amb el que es vol treballar. Es pot seleccionar un d'existent
o crear-ne un de nou. El concepte de projecte va més enllà d'un simple agrupament dels fitxers que
contindran el disseny, ja que inclou molta més informació, com ara el directori on s'ubicaran els
fitxers, el dispositiu on s'implementarà el disseny, les assignacions dels pins d'entrada/sortida, les
condicions de compilació i de simulació, les eines de tercers que s'empraran en la compilació i la
simulació, etc. Penseu que podeu estar treballant amb un projecte i, simultàniament, tenir oberts
fitxers que pertanyin a d'altres projectes. Cal assignar un nom a cada projecte i la recomanació és
denominar-lo exactament igual que el mòdul de més alt nivell de la seva estructura jeràrquica.
I) Selecció d'un projecte existent. A la barra de menús del Quartus II:
1. Trieu File Open Project.... S'obrirà la finestra d'un programa de cerca que us permetrà
navegar per l'ordinador i seleccionar el projecte desitjat (fitxer amb extensió qpf).
II) Creació d'un projecte nou (cas actual). A la barra de menús del Quartus II:
1. Trieu File New Project Wizard.... Si surt algun missatge d'advertiment, premeu OK. En
qualsevol cas, s'obrirà la finestra de l'assistent de nous projectes per la pàgina 1 de 5.
2. Introduïu el directori de treball. És convenient emprar un directori diferent per a cada nou
projecte. Podeu navegar per l'ordinador fins arribar al directori desitjat, si ja existeix, o fins
a un directori pare on creareu un nou directori (en aquest cas, cal completar manualment el
camí del directori de treball). Es recomana crear un nou directori anomenat metro4 ubicat
en el directori pare que vulgueu. Introduïu metro com a nom del projecte i també com a
nom de l'entitat o mòdul de nivell més alt. Seguidament, passeu a la següent pàgina de
l'assistent prement Next. Si el directori de treball que heu indicat no existeix, el Quartus II
us preguntarà si el voleu crear. Premeu Yes.
3. Com encara no heu creat cap mòdul ni cap biblioteca d'usuari i les biblioteques de l'entorn
són sempre accessibles, passeu directament a la següent pàgina de l'assistent prement Next.
4. Seleccioneu Cyclone III com a família de dispositius i indiqueu que voleu seleccionar un
dispositiu concret de dita família. Seleccioneu Any en tots els filtres (empaquetat, nombre
de pins i velocitat) a fi de què apareguin tots els dispositius de la família Cyclone III en la
llista que s'indica a la finestra. Seleccioneu el dispositiu EP3C16F484C6. Seguidament,
passeu a la següent pàgina de l'assistent prement Next.
5. Com a eina de terceres parts emprarem el simulador lògic ModelSim-Altera de Mentor
Graphics. A l'apartat de simulació, seleccioneu ModelSim-Altera com a eina i VHDL com a
format. Seguidament, passeu a la següent pàgina de l'assistent prement Next.
6. Ja heu arribat a la darrera pàgina de l'assistent, que mostra un resum de totes les dades
introduïdes. Valideu-les amb Finish. Noteu que, a la barra superior de la finestra principal
del Quartus II, us apareix ara el directori de treball, el nom del projecte que heu creat i amb
el que esteu treballant (metro), i l'entitat amb la que esteu treballant (metro). Aquesta
entitat també apareix a la finestra del navegador del projecte quan se selecciona la pestanya
de la jerarquia del projecte.
La informació relativa al projecte, agrupada en categories, es pot veure i modificar en qualsevol
moment triant Assignments Settings... a la barra de menús del Quartus II. Aquesta informació
apareix en una finestra a l'efecte que presenta, a l'esquerra, una llista de les diferents categories
d'informació i, a la dreta, la informació relativa a la categoria seleccionada en la llista.
1 - 7

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
5. EDICIÓ DEL DISSENY
Per introduir el disseny, heu d'editar cinc fitxers, corresponents als mòduls o entitats divf, on_som,
s_fix, s_int i metro, aquesta darrera corresponent al nivell més alt de la jerarquia del disseny. Amb
aquesta finalitat, utilitzareu dues eines de l'entorn Quartus II, l'editor de blocs i l'editor de texts,
presentant-se aquí les seves comandes i procediments més significatius. Una tercera eina utilitzable
per especificar un disseny és l'editor de símbols, si bé no l'emprareu en aquest tutorial, en aprofitar
sense cap canvi els símbols que s'hauran generat de forma automàtica.
5.1. Mòdul on_som
El mòdul on_som es generarà en forma d'esquemàtic emprant l'editor de blocs del Quartus II. Un
esquemàtic consisteix en un conjunt de símbols, que representen components, interconnectats.
I) Creació del fitxer del mòdul. A la barra de menús del Quartus II:
1. Trieu File New..., seleccioneu Block Diagram/Schematic File dins de Design Files com
a tipus del fitxer del disseny i valideu amb OK. S'obrirà la finestra de l'editor de blocs en
l'espai reservat a l'efecte. Maximitzeu-la si no ho està. Aquesta finestra presenta tres barres
d'eines. La barra més llarga, que consta de vint-i-una icones, és la barra d'eines de dibuix.
Quan una eina està activada, la icona corresponent està ressaltada.
2. Trieu File Save As..., indiqueu el nom on_som (extensió bdf), marqueu que voleu afegir
el fitxer que esteu creant al projecte actual i valideu amb Save.
II) Selecció de les opcions de l'editor de blocs. Hi ha ocasions, especialment quan es treballa amb
esquemes complexos, en les que és útil visualitzar una graella de referència que permeti
distribuir els components sobre la pantalla amb més comoditat. També pot resultar convenient
definir altres prestacions:
1. A la barra de menús del Quartus II trieu Tools Options.... S'obrirà una finestra amb el
nom anterior que presenta, a l'esquerra, una llista amb les diferents categories d'opcions de
l'entorn de treball i, a la dreta, les opcions relatives a la categoria seleccionada en la llista.
2. Seleccioneu a la llista Block/Symbol Editor.
3. Introduïu 1 com a distància de la graella i marqueu totes les opcions menys les següents:
Double-click to show property sheet, Show I/O standards and reserve pin assignments,
Show page breaks i Include a border when printing. Valideu amb OK.
III) Introducció dels components (primitives, mòduls, blocs i megafuncions). Per a tal fi, fareu
servir dues eines de la barra d'eines de dibuix de l'editor de blocs. La primera icona d'aquesta
barra (una fletxa blanca) permet activar l'eina de selecció, mentre que la cinquena icona
d'aquesta barra (una porta AND) permet activar l'eina d'introducció de símbols.
1. Estant l'eina de selecció activada, feu doble click sobre la zona blanca de la finestra de
l'editor de blocs o bé seleccioneu l'eina d'introducció de símbols. Apareixerà una finestra,
anomenada finestra del símbol, que presenta, a l'esquerra, una llista amb les biblioteques
de components a les que podeu accedir i un camp (Name) on es pot escriure directament el
nom del component a introduir. Es recomana fer un passeig per aquestes biblioteques per
veure quin tipus de components contenen, especialment per les biblioteques primitives i
maxplus2, aquesta última dins la categoria others.
2. En el camp Name, escriviu 4count (comptador bidireccional de 4 bits de la biblioteca
maxplus2). A la dreta de la finestra del símbol apareixerà el símbol d'aquest component.
1 - 8

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
Valideu amb OK. La finestra del símbol desapareixerà i el símbol us apareixerà sobre la
finestra de l'editor de blocs, desplaçant-se sobre ella seguint el moviment del ratolí.
3. Feu click sobre la finestra de l'editor de blocs allà on desitgeu posar una unitat del símbol
que havíeu seleccionat.
4. Si teníeu activada l'eina de selecció, només podreu introduir una unitat d'aquest símbol. En
canvi, si teníeu activada l'eina d'introducció de símbols, podreu introduir tantes unitats del
símbol com vulgueu, per a la qual cosa simplement haureu de repetir el pas 3. En aquest
darrer cas, per activar novament l'eina de selecció, podeu prémer la tecla Esc o la icona de
l'eina de selecció. També podeu obrir novament la finestra del símbol, per triar-ne un altre,
prement la icona de l'eina d'introducció de símbols.
5. Repetiu els passos 1 a 3 (o 2 a 4) per introduir en l'esquemàtic una unitat dels símbols dels
següents components: NAND2, INPUT (port d'entrada), OUTPUT (port de sortida), VCC
(1 lògic) i GND (0 lògic).
6. Noteu que cada component introduït a l'esquemàtic té associat, a més a més del nom que
indica la seva funcionalitat (p.e. NAND2), un altre nom que serveix per identificar-lo de
forma unívoca i inequívoca (en un esquemàtic poden haver moltes portes NAND2 i cal
distingir-les). Aquest nom identificador ha de ser, per tant, diferent per a cada component.
Per defecte, aquest identificador és pin_name o pin_name seguit d'un número per als ports
d'entrada/sortida i inst o inst seguit d'un número per als altres components.
IV) Desplaçament i rèplica de components. És possible capturar un símbol, replicar-lo o esborrarlo
seleccionant, respectivament, Edit Copy, Edit Paste o Edit Cut a la barra de menús
del Quartus II, o bé prement, respectivament, les tecles Ctrl-C, Ctrl-V o Ctrl-X. Per capturarlo
o esborrar-lo, cal tenir-lo seleccionat, i per replicar-lo, cal no tenir-ne cap de seleccionat. A
més a més, el Quartus II disposa dels següents procediments específics per al desplaçament i
rèplica de components:
1. Per moure un símbol, premeu el botó esquerre del ratolí sobre el símbol i, sense deixar-lo
anar, arrossegueu-lo a la posició desitjada.
2. Per replicar un símbol, premeu alhora el botó esquerre del ratolí sobre el símbol i la tecla
Ctrl i, sense deixar-los anar, arrossegueu la rèplica a la posició desitjada. Utilitzeu aquest
procediment per dibuixar una segona porta NAND2, un segon port de sortida i dos ports
més d'entrada.
V) Assignació d'identificadors personalitzats als components. Cada component de l'esquemàtic té
un identificador que li ha estat assignat en el moment de la seva introducció, però aquest
identificador depèn de l'ordre d'introducció del component i no aporta cap informació sobre la
seva funció dins del vostre disseny. Per això és molt útil assignar identificadors personalitzats
als components, de forma que sigui fàcil identificar els seus senyals en les successives etapes
del disseny. Pel que fa als ports d'entrada/sortida, aquest identificador és el nom del senyal
d'entrada/sortida associat al port.
1. Feu doble click sobre el nom per defecte d'un dels ports d'entrada. El nom quedarà ressaltat
i a punt per ser modificat. Escriviu naset i valideu el nom prement la tecla Esc o fent click
en algun altre punt de la finestra de l'editor de blocs. Si valideu el nom prement un retorn,
és possible que el Quartus II també passi a ressaltar el nom d'algun altre component.
2. Repetiu el pas 1 per posar els noms narst i clk als altres dos ports d'entrada, sm a un dels
ports de sortida i q[1..0] a l'altre port de sortida (no deixeu cap espai en blanc). Això últim
significa que es tracta d'un bus o grup de senyals (en aquest cas de dos, q[1] i q[0]).
3. Repetiu el pas 1 per posar els noms gen-sm i gen-q als components que generaran els
senyals sm i q[1..0].
1 - 9

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
4. També es pot canviar el nom d'un component fent doble click sobre el component (però no
sobre el seu identificador). En aquest cas, s'obrirà una nova finestra, anomenada finestra de
propietats. En aquesta finestra, dins les propietats generals, trobareu un camp amb el nom
del component. Podeu escriure el nou nom en aquest camp i després validar-lo prement
OK. La finestra de propietats es tancarà. Hi ha una forma alternativa d'accedir a la finestra
de propietats. Feu click sobre el component amb el botó dret del ratolí. Es desplegarà una
llista d'accions a fer sobre el component. En aquesta llista, trieu l'acció Properties i s'obrirà
la finestra de propietats.
VI) Connexió dels components. Un cop situats els components a l'esquemàtic, cal interconnectarlos
adequadament. Les línies de connexió poden fer-se de dues maneres diferents:
a) Si està activada l'eina de selecció, prement el botó esquerre del ratolí sobre un port d'un
component (entrada o sortida del símbol) o sobre l'extrem o un colze d'una línia dibuixada
prèviament, i movent el ratolí sense deixar anar el botó, apareix una línia de connexió que
podeu fer arribar fins al punt que vulgueu (un altre port d'un component, una altra línia, o
un punt a l'aire). Si la línia de connexió és prima, correspon a un node, és a dir, a un únic
punt o senyal elèctric. En canvi, si la línia de connexió és gruixuda, correspon a un bus, és
a dir, a un conjunt de punts o senyals elèctrics. L'aspecte de la línia de connexió es genera
automàticament en coherència amb l'amplada dels ports dels components o de les línies de
connexió que connecta.
b) Movent un component fins que un dels seus ports toqui un port d'un altre component fa
que aquests dos ports quedin interconnectats. Si posteriorment es mou qualsevol dels dos
components, es genera automàticament la corresponent línia de connexió. Això funciona
només si es té activada l'opció Rubberbanding, la qual s'activa amb la divuitena icona de la
barra d'eines de dibuix de l'editor de blocs.
Les icones setena i desena de la barra d'eines de l'editor de blocs activen, respectivament, les
eines de connexió ortogonal i diagonal de nodes. Amb alguna d'aquestes eines activades, totes
les noves línies que es dibuixin seran primes (nodes).
Les icones vuitena i onzena de la barra d'eines de l'editor de blocs activen, respectivament, les
eines de connexió ortogonal i diagonal de busos. Amb alguna d'aquestes eines activades, totes
les noves línies que es dibuixin seran gruixudes (busos).
Els nodes i els busos també poden connectar-se entre si assignant-los noms coincidents. Per
exemple, per connectar el port de sortida q[1..0] del mòdul on_som als ports QA i QB del
mòdul 4count, es pot fer el següent:
1. Dibuixeu una línia que surti del port QA de 4count i que acabi aparentment a l'aire.
2. Feu click damunt aquesta línia amb el botó dret del ratolí. Es desplegarà un llista d'accions
a fer sobre aquesta línia. En aquesta llista, trieu l'acció Properties i s'obrirà la finestra de
propietats de la línia. En aquesta finestra, dins les propietats generals, trobareu un camp
amb el nom de la línia. Escriviu q[0], que és el nom que voleu donar al senyal d'aquesta
línia. Es fa notar que els noms q[0] i q0 són equivalents.
3. Repetiu els passos 1 i 2 per tal de posar el nom q[1] al node connectat a QB de 4count i
q[1..0] al bus connectat al port de sortida q[1..0]. Es fa notar que els noms q[1] i q1 són
equivalents.
Feu les accions necessàries fins obtenir l'esquemàtic de la figura 5. Si heu d'esborrar un tram
d'una línia o un component, seleccioneu-lo i premeu la tecla Supr (Del o Delete).
1 - 10

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
Figura 5: Finestra de l'editor de blocs amb el mòdul on_som.bdf.
VII) Enregistrament del mòdul dissenyat, generació d'un símbol gràfic per al mòdul dissenyat i
acabament. Abans d'acabar, cal enregistrar en un fitxer el mòdul dissenyat i crear un símbol
per a dit mòdul (on_som) que pugui ser utilitzar-se en altres mòduls de jerarquia superior. A la
barra de menús del Quartus II:
1. Trieu File Save.
2. Trieu File Create / Update Create Symbol Files for Current File. S'obrirà una nova
finestra de tipus navegador, anomenada finestra de creació del fitxer del símbol, que us
permetrà anomenar el fitxer i desar-lo on vulgueu. En aquest cas, només cal que valideu el
nom del fitxer i la ubicació que apareixen per defecte prement Desa (Save). Valideu amb
OK el missatge informatiu que us apareixerà a continuació.
3. Trieu File Close per finalitzar la introducció del mòdul on_som. Indiqueu que voleu
actualitzar els fitxers del disseny en cas de què el Quartus II us ho demani.
5.2. Mòdul s_fix
El mòdul s_fix es generarà amb l'editor de texts utilitzant el llenguatge de descripció de hardware
VHDL.
I) Creació del fitxer del mòdul. A la barra de menús del Quartus II:
1. Trieu File New..., seleccioneu VHDL File dins de Design Files com a tipus del fitxer del
disseny i valideu amb OK. S'obrirà la finestra de l'editor de texts en l'espai reservat a
l'efecte. Maximitzeu-la si no ho està. Aquesta finestra presenta una sola barra d'eines, que
és la barra de l'editor de texts i conté dinou icones.
2. Trieu File Save As..., indiqueu el nom s_fix (extensió vhd), marqueu que voleu afegir el
fitxer que esteu creant al projecte actual i valideu amb Save.
1 - 11

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
II) Selecció de les opcions de l'editor de texts. En general, quan es treballa amb editors de texts,
és útil definir un pas de tabulació. També pot resultar convenient definir altres prestacions. A
la barra de menús del Quartus II:
1. Trieu Tools Options.... Apareixerà una finestra amb el nom anterior que presenta, a la
seva part esquerra, una llista amb les diferents categories d'opcions de l'entorn de treball i,
a la dreta, les opcions relatives a la categoria seleccionada en la llista.
2. Seleccioneu a la llista Text Editor.
3. Introduïu 2 com a pas de tabulació i marqueu totes les opcions a excepció de les opcions
Show white space, Word wrap i Show indent guide. Valideu amb OK.
III) Entrada de plantilles predefinides ("templates") d'estructures del llenguatge VHDL. Degut a
què encara no coneixeu massa bé el llenguatge VHDL, editareu el fitxer de text s_fix.vhd
utilitzant les plantilles del llenguatge VHDL que estan predefinides en l'editor de texts. Es
recomana que llegiu els comentaris presents a les plantilles, que us aclariran la finalitat de les
estructures del llenguatge VHDL que heu introduït. Posteriorment, podeu esborrar les línies
de comentaris d'aquestes plantilles i les línies en blanc
1. Premeu la dotzena icona de la barra d'eines de l'editor de texts (un pergamí desenrotllat),
que correspon a la introducció de plantilles. S'obrirà la finestra d'inserció de plantilles, que
presenta, a la seva esquerra, un arbre de plantilles de diferents llenguatges.
2. Desplegueu l'arbre de plantilles VHDL Constructs Design Units fent click sobre els
respectius signes de desplegament (+).
3. Seleccioneu la plantilla Library Clause en l'arbre que heu desplegat. A la part dreta de la
finestra d'inserció de plantilles apareixerà el text associat a aquesta plantilla, que comprèn
una seqüència de comentaris en VHDL (les línies en verd que comencen per --) més una
sentència VHDL (la línia library ;).
4. En el fitxer de text, poseu el cursor d'inserció de text en el punt on vulgueu inserir el text
de la plantilla i inseriu-lo prement el botó Insert de la finestra d'inserció de plantilles.
Noteu que el text apareix seleccionat en el vostre fitxer (ressaltat en blau marí) i que la
finestra d'inserció de plantilles roman oberta. Podeu deseleccionar el text movent el cursor
d'inserció de text a qualsevol altre punt del fitxer. No tanqueu la finestra d'inserció de
plantilles, ja que la continuareu utilitzant.
IV) Declaració de les biblioteques i dels elements d'aquestes biblioteques a emprar en el disseny.
En el disseny d'aquest mòdul només emprarem els elements del paquet std_logic_1164 de la
biblioteca ieee. Aquesta biblioteca és una biblioteca estàndard que deu el seu nom a l'institut
que ha desenvolupat i normalitzat el llenguatge VHDL. Procediu de la següent forma:
1. Seguint el procediment indicat al punt III, afegiu al final del fitxer de text el text associat a
la plantilla VHDL Constructs Design Unit Use Clause. En aquest cas, s'afegeixen
vàries línies de comentaris i de sentències. Les primeres línies de sentències corresponen a
casos generals (la primera és use ..all;), mentre que
les darreres són alguns casos particulars molt freqüents.
2. A la Library Clause, substituïu per ieee per obtenir library ieee;. Ja
heu declarat l'ús de la biblioteca ieee. Si voleu veure el seu contingut, aquesta biblioteca es
troba al directori ...\quartus\libraries\vhdl\ieee de la instal·lació del Quartus II.
3. A la primera Use Clause, substituïu per ieee i per
std_logic_1164 per obtenir use ieee.std_logic_1164.all;. Ja heu declarat que voleu
emprar tots els elements (.all) del paquet std_logic_1164 de la biblioteca ieee. Noteu que
aquesta sentència és una de les indicades com a casos particulars molt freqüents. Esborreu
1 - 12

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
totes les línies de sentències de la plantilla Use Clause a excepció de la que acabeu de
modificar.
V) Declaració del nom de l'entitat i dels senyals d'entrada/sortida. Recordeu que el mòdul es diu
s_fix i que presenta com a entrades sm i q[1..0] i com a sortides sf[3..0]. Realitzeu la següent
seqüència d'accions:
1. Seguint el procediment indicat al punt III, afegiu al final del fitxer de text el text associat a
la plantilla VHDL Constructs Design Unit Entity.
2. Substituïu per s_fix a la primera i darrera línies de la plantilla Entity per
obtenir, respectivament, entity s_fix is i end s_fix;. Ja heu declarat que s_fix és una
entitat. Ara cal especificar quina és la seva interfície amb l'exterior.
3. Esborreu les sis línies de sentències que hi ha a continuació de la línia entity s_fix is
(des de generic fins a );). Aquestes línies serveixen per declarar variables genèriques de
l'entitat i, per al cas de l'entitat s_fix, no cal declarar-ne cap perquè no hi ha.
4. Les línies de sentències que us queden permeten declarar cinc ports d'entrada/sortida (dos
d'entrada, un bidireccional i dos de sortida). Noteu que s'empra el caràcter ; per separar les
sentències que declaren els diferents senyals d'entrada/sortida i que aquest caràcter no s'ha
de posar en la darrera declaració, ja que no cal separar-la d'una altra.
5. A la primera línia de declaració d'un port d'entrada, substituïu per sm i per
std_logic per obtenir sm : in std_logic;. Ja heu declarat que sm és una entrada de
tipus std_logic.
6. A la primera línia de declaració d'un port de sortida, substituïu per sf i per
std_logic_vector(3 downto 0) per obtenir sf : out std_logic_vector(3 downto 0);.
Ja heu declarat que sf és una sortida de tipus std_logic_vector amb índexs que van del 3 al
0, és a dir, una sortida múltiple integrada pels senyals sf[3..0], sent cada senyal individual
sf[i] de tipus std_logic.
7. Esborreu les línies de declaració de ports que no heu modificat.
8. Entre les dues línies de declaració de ports que us queden, afegiu una nova línia per
declarar una altra entrada q de tipus std_logic_vector que correspongui als senyals q[1..0].
9. Esborreu el ; amb el que acaba la darrera de les tres declaracions de ports que ara teniu.
V) Declaració de l'arquitectura de l'entitat. Realitzeu la següent seqüència d'accions:
1. Seguint el procediment indicat al punt III, afegiu al final del fitxer de text el text associat a
la plantilla VHDL Constructs Design Unit Architecture.
2. Substituïu per taula_veritat i per s_fix a la primera i a
la darrera sentència de la plantilla Architecture per obtenir, respectivament, les sentències
architecture taula_veritat of s_fix is i end taula_veritat;. Ja heu declarat
que taula_veritat és una arquitectura de l'entitat s_fix. El nom de l'arquitectura pot ser
qualsevol altre, però el triat resulta adient, ja que descriureu el disseny d'aquest mòdul amb
una taula de la veritat.
3. Esborreu totes les línies de comentaris i línies en blanc.
VI) Descripció funcional de l'arquitectura de l'entitat. El mòdul s_fix és un circuit combinacional
amb una funcionalitat que queda especificada mitjançant la taula de la veritat que s'indica a la
figura 3. Aquesta taula de la veritat s'ha d'implementar dins el cos de l'arquitectura de l'entitat,
que és el conjunt de sentències que hi ha entre les sentències begin i end taula_veritat;
del vostre fitxer de text. Aquesta taula de la veritat és pot implementar amb una sentència
d'assignació condicional a senyal, mitjançant la qual s'assignen diferents valors a un senyal en
funció de si es compleixen o no diferents condicions lògiques. Procediu de la següent forma:
1 - 13

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
1. Escriviu al vostre fitxer de text les nou línies que apareixen a la figura 6 entre les sentències
begin i end taula_veritat;, que corresponen a una sentència d'assignació condicional a
senyal. Aquesta sentència assigna diferents valors al senyal sf en funció dels valors que
prenen els senyals sm i q. Amplieu la figura 6 si no podeu observar-la bé.
2. Compareu l'estructura de la sentència concurrent que acabeu d'escriure amb la de la plantilla
VHDL Constructs Concurrent Statements Conditional Signal Assignment.
3. Tanqueu la finestra d'inserció de plantilles prement el botó Close.
Figura 6: Finestra de l'editor de texts amb el mòdul s_fix.vhd.
VII) Enregistrament del mòdul dissenyat, generació d'un símbol gràfic per al mòdul dissenyat i
acabament. Cal fer les mateixes accions que s'han fet per al mòdul on_som (veure punt VII de
l'apartat 5.1). Les úniques diferències són que en el pas 2 (generació del símbol) no es pot
triar ni el nom ni la ubicació del fitxer amb el símbol (el nom és el del mòdul i la ubicació és
el directori de treball) i que s'executa un programa que analitza el codi VHDL contingut en el
fitxer (apareixeran alguns missatges en la finestra de missatges del Quartus II). En acabar
l'anàlisi, apareix una finestra amb un missatge indicatiu d'èxit o error, la qual es pot tancar
prement el botó OK. Si us donés algun error, repasseu el codi, corregiu-lo i repetiu aquest punt
des del començament.
5.3. Mòdul s_int
Com a l'apartat anterior, el mòdul s_int es descriurà en VHDL, entrant-lo mitjançant l'editor de texts
del Quartus II. En aquest cas es farà una descripció mixta funcional/estructural, emprant expressions
booleanes i una unitat del component a_74138, que correspon a un descodificador de 3 a 8 línies
tipus 74138. Aquest component, a l'igual que altres components de la sèrie 74XX, està inclòs en el
paquet maxplus2 de la biblioteca altera, la qual es troba al directori ...\quartus\libraries\vhdl\altera
de la instal·lació del Quartus II. Podeu veure el pin-out i comportament d'aquest component en els
seus fulls de característiques, els quals podreu trobar en format pdf via Internet.
1 - 14

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
Utilitzant els procediments descrits a l'apartat 5.2, creeu, editeu, genereu el símbol i salveu un fitxer
de text anomenat s_int.vhd amb el codi VHDL mostrat a la figura 7. Noteu que, en aquest cas, la
part declarativa de l'arquitectura conté sentències mitjançant les quals es declaren nous senyals que
s'empraran en descriure el cos de l'arquitectura, concretament en la interconnexió del component
a_74138. Fixeu-vos també en com es defineix la unitat del component a_74138 i en com s'associen
els seus senyals d'entrada/sortida (ports) als diferents senyals declarats prèviament (ports de l'entitat
i senyals declarats en la part declarativa de l'arquitectura).
5.4. Mòdul divf
Figura 7: Finestra de l'editor de texts amb el mòdul s_int.vhd.
Com als dos apartats anteriors, el mòdul divf es descriurà en VHDL, entrant-lo mitjançant l'editor de
texts del Quartus II. En aquest cas, es farà una descripció funcional en la que s'empraran dos senyals
intermedis (divlimit i div2) corresponents, respectivament, a l'estat d'un comptador amb el que
s'implementa un divisor de freqüència per N / 2 i a l'estat d'un biestable amb el que s'implementa un
divisor de freqüència per 2.
Fixeu-vos que el comptador divlimit s'incrementa cada cop que existeix un flanc de pujada del
senyal de rellotge clk_hf (valor actual, posterior a un canvi, igual a 1) i que compta des de 0 fins a
un cert valor limit – 1, tornant seguidament a 0. El valor limit ve definit com una constant igual a 15
(aquest valor és vàlid només per a les simulacions, ja que les desitgeu accelerar; més endavant el
canviareu a 15.000.000 per a les proves sobre la placa). Aquesta constant i el senyal divlimit s'han
definit com a nombres enters de 24 bits, és a dir, compresos entre 0 i 2 24 – 1. Fixeu-vos també que
el biestable div2 es complementa cada vegada que el comptador divlimit torna a 0 i que el seu estat
constitueix el senyal de sortida de baixa freqüència clk_lf.
Utilitzant els procediments descrits a l'apartat 5.2, creeu, editeu, genereu el símbol i salveu un fitxer
de text anomenat divf.vhd amb el codi VHDL mostrat a la figura 8.
1 - 15

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
5.5. Mòdul metro
Figura 8: Finestra de l'editor de texts amb el mòdul divf.vhd.
El mòdul metro materialitzarà el vostre disseny, ostentant la jerarquia màxima en el projecte metro i
incloent els quatre mòduls anteriors. Utilitzant l'editor de blocs del Quartus II i els procediments
presentats a l'apartat 5.1, creeu, editeu i salveu un fitxer amb un esquemàtic com l'indicat a la figura 9.
Noteu que s'ha utilitzat una unitat de cada un dels quatre mòduls creats en els punts anteriors, així
com dels mòduls NOT, DFF (biestable D) i OR2. Noteu també que la "porta" OR2, que opera amb
busos, és una porta múltiple (una porta per cada línia dels busos). Identifiqueu amb el nom propi del
mòdul les unitats dels mòduls que heu creat en els apartats 5.1 a 5.4 (on_som, s_fix, s_int i divf).
Identifiqueu amb gen-sensorf la unitat del biestable que genera sensorf i amb gen-leds la unitat de la
porta que genera led[3..0]. No us oblideu de posar els noms dels nodes i busos.
6. COMPILACIÓ DEL DISSENY
Un cop introduït tot el disseny metro, el disseny s'ha de compilar per obtenir una sèrie de fitxers que
s'utilitzaran posteriorment en els processos de verificació (apartat 7) i de programació (apartat 8).
Poden distingir-se les següents cinc etapes en el procés de compilació:
a) Extracció de la llista de connexions i posterior síntesi lògica ("analysis & synthesis"), mitjançant
les quals es descompon el disseny en una sèrie de funcions elementals suportables pels recursos
lògics disponibles en el dispositiu triat.
b) Encabiment del disseny en el dispositiu lògic programable triat ("fitter"), mitjançant el qual
s'assignen físicament les funcions elementals i llurs interconnexions als recursos lògics i de
connexionat del dispositiu, podent-se calcular els retards reals de tots els senyals del circuit.
1 - 16

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
Figura 9: Finestra de l'editor de blocs amb el mòdul metro.bdf.
c) Generació dels fitxers necessaris per a la programació del dispositiu ("assembler").
d) Verificació dels requisits temporals exigits als senyals del disseny ("timing analysis").
e) Escriptura de la llista de connexions i retards en un format adient per a eines de tercers que s'han
d'emprar per verificar el disseny ("EDA netlist writer").
Aquestes cinc etapes poden observar-se en la finestra de tasques del Quartus II quan en aquesta
finestra es tria Compilation o Full Design com a flux del procés de disseny.
El procés de compilació pot endegar-se triant Processing Start Compilation a la barra de menús
del Quartus II o prement la vuitena icona de la barra d'eines de la finestra principal del Quartus II
(un triangle que apunta cap a la dreta).
6.1. Preparació de l'entorn i generació de la base de dades del disseny (anàlisi i síntesi)
Abans d'executar la compilació en si, és necessari fixar una sèrie de paràmetres que la condicionen
decisivament en determinar les tècniques d'optimització emprades en la síntesi automàtica.
D'altra banda, en fer la síntesi, el compilador ubicarà els senyals d'entrada/sortida de l'aplicació en
els pins del dispositiu seleccionat per contenir-la. En sistemes molt complexos, aquesta ubicació
estarà fortament condicionada per les prestacions desitjades, que implicaran optimitzacions d'espai i
temps dins del dispositiu programable seleccionat, i serà interessant que el compilador tingui la
màxima llibertat per aconseguir resultats òptims. En canvi, en aplicacions senzilles com l'actual, és
possible que la ubicació determinada pel compilador no sigui l'apropiada des del punt de vista de
l'aplicació, en existir restriccions imposades per la placa de circuit imprès on ha d'estar ubicat el
dispositiu. En aquests casos, cal que l'usuari pugui fixar la ubicació dels senyals d'entrada/sortida.
1 - 17

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
I) Preparació de l'entorn. A la barra de menús del Quartus II:
1. Trieu Assignments Settings.... S'obrirà una finestra de configuracions ("settings") que
presenta, a la seva part esquerra, una llista amb les diferents categories de paràmetres del
projecte actiu i, a la dreta, els paràmetres associats a la categoria seleccionada en la llista.
2. Seleccioneu els paràmetres generals i comproveu que el projecte actiu és el projecte metro.
3. Seleccioneu els paràmetres dels fitxers i comproveu que els cinc fitxers que heu creat abans
(on_som.bdf, s_fix.vhd, s_int.vhd, divf.vhd i metro.bdf) estan incorporats al projecte.
4. Seleccioneu els paràmetres de temperatura dins les condicions d'operació. Seleccioneu No
heat sink with still air (sense radiador amb aire ambient) com a tècnica de refredament
emprada ("Use cooling solution"), que és com es troba el dispositiu a la placa educativa
DE0 d'Altera/Terasic.
5. Seleccioneu els paràmetres del procés de compilació i elimineu les marques de totes les
opcions a excepció de la de l'opció Preserve fewer node names to save disk space. Ara per
ara, no necessiteu que s'executi l'"assembler", perquè la versió del divisor de freqüència
que ara teniu està orientada a la verificació del disseny i no a la seva experimentació sobre
la placa educativa DE0 d'Altera/Terasic (l'execució de l'"assembler" seria perdre el temps).
6. Seleccioneu els paràmetres de les eines EDA i verifiqueu que teniu seleccionada com a
eina de simulació ModelSim-Altera amb format VHDL.
7. Seleccioneu els paràmetres d'anàlisi i síntesi. Trieu Balanced com a tècnica d'optimització i
marqueu les opcions Timing-Driven Synthesis i Power-Up Don't Care. Seleccioneu els
paràmetres d'entrada del VHDL dins els paràmetres d'anàlisi i síntesi i escolliu la versió de
1993.
8. Seleccioneu els paràmetres d'anàlisi temporal i marqueu utilitzar l'analitzador temporal
TimeQuest durant la compilació.
9. Valideu tots els canvis fets amb OK. La finestra de configuracions es tancarà.
II) Creació de la base de dades del disseny. Abans de fer la compilació definitiva s'han d'assignar
els senyals d'entrada/sortida al dispositiu i s'han d'establir els requisits temporals que han de
guiar la compilació. Per fer aquestes dues accions és necessari disposar dels noms definitius
dels senyals que intervenen en el disseny, els quals es troben a la base de dades del disseny
que s'obté en la primera etapa de la compilació (anàlisi i síntesi del disseny). A la barra de
menús del Quartus II:
1. Trieu Processing Start Start Analysis & Synthesis. S'obrirà una nova finestra,
anomenada report de la compilació, que s'anirà omplint amb l'esmentat report a mesura que
la compilació avanci. En paral·lel, aniran apareixen diferents missatges en la finestra de
missatges. Es pot veure el progrés de la compilació a la finestra de tasques. També es pot
endegar l'anàlisi i síntesi prement la novena icona de la barra d'eines del Quartus II (un
triangle que apunta a la dreta, més una porta i un símbol de validació).
2. En acabar aquesta compilació parcial, s'obrirà una finestra informativa indicant si ha acabat
amb èxit o s'han produït errors (en aquest cas, amb èxit i 3 advertiments). Tanqueu-la
prement OK. La figura 10 mostra la finestra del Quartus II en acabar l'anàlisi i síntesi.
III) Observació d'alguns resultats de la compilació parcial (anàlisi i síntesi).
1. Fixeu-vos que el contingut de la finestra del navegador del projecte ha canviat, en disposar
ara de la base de dades del disseny. Si seleccioneu la pestanya de la jerarquia, veureu que
sota el mòdul metro apareixen els mòduls divf:divf, on_som:on_som, s_fix:s_fix i s_int:s_int.
A més a més, sota el mòdul on_som:on_som es troba el mòdul 4count:gen-q i sota el mòdul
s_int:s_int es troba el mòdul 74138:descod. També s'indica, amb una icona, de quin tipus
(esquemàtic, fitxer VHDL) és cada un d'aquests mòduls. Noteu que els mòduls s'anomenen
1 - 18

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
amb el tipus del mòdul seguit per l'identificador del mòdul, separant-se ambdós noms per
un símbol ":". Noteu també que s'ha assignat com identificador del mòdul 74138 l'etiqueta
de la sentència VHDL que vàreu emprar per incorporar-lo a l'arquitectura de s_int.
2. En el resum del flux de disseny, que apareix a la finestra del report de compilació, s'indica
el nombre d'elements lògics que el compilador estima necessaris per implementar el vostre
disseny (versió simulació). Fixeu-vos que només són necessaris 69 elements lògics dels
existents en la família Cyclone III.
3. Tanqueu la finestra del report de la compilació.
Figura 10: Finestra del report de la compilació del Quartus II.
IV) Observació del circuit resultant de la síntesi. En el procés de síntesi s'ha obtingut un circuit
equivalent al vostre disseny que empra només els recursos existents en el dispositiu lògic
programable que heu triat per al vostre disseny (per exemple, elements lògics integrats per
una LUT i un biestable). Aquest circuit es pot descriure amb una llista de connexions o amb
un esquemàtic, els quals procuren seguir l'estructura jeràrquica que heu establert vosaltres en
descriure el vostre disseny. L'entorn del Quartus II disposa d'una eina, anomenada visualitzador
del mapa tecnològic ("Technology Map Viewer"), que permet veure aquest circuit després de
la síntesi ("Post-Mapping") o després de l'encabiment ("Post-Fitting"). Aquesta eina accedeix
a la base de dades del disseny i, per tant, us permet conèixer el nom dels senyals presents en
aquesta base de dades, els quals són els que haureu de fer servir d'ara endavant i que sovint
són diferents dels que heu indicat vosaltres.
1. Trieu Tools Netlist Viewers Technology Map Viewer (Post-Mapping) a la barra de
menús del Quartus II. S'obrirà la finestra del visualitzador del mapa tecnològic resultant de
la síntesi. Aquesta finestra us permet navegar per l'esquemàtic del vostre disseny que s'ha
obtingut en la síntesi, en el que s'interconnecten recursos del dispositiu lògic programable
emprat. La figura 11 mostra la finestra del visualitzador del mapa tecnològic.
1 - 19

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
Figura 11: Finestra del visualitzador del mapa tecnològic del Quartus II.
2. Observeu que la LUT ("Look-Up Table") dels elements lògics apareix com un bloc de color
blau i que el biestable dels elements lògics apareix com un bloc de color violeta. Els blocs
de color verd (divf:divf i on_som:on_som) són blocs jeràrquics, podent-se descendir en la
jerarquia fent doble click damunt ells. Noteu que, aparentment, els mòduls s-fix i s_int han
desaparegut en fer la síntesi. De fet, aquests dos mòduls s'han combinat entre sí i amb les
portes OR que generaven els senyals led[3..0], donant lloc als mòduls combinacionals fets
amb LUTs anomenats gen-leds....
3. Poseu el cursor del ratolí damunt el bus que surt del mòdul on_som (teòricament, hauria de
ser el bus q[1..0], integrat pels senyals q1 i q0). Apareixerà una cridada indicant que es
tracta dels senyals on_som:on_som|4count:gen-q|[45..46]~head_lut, és a dir, dels senyals
on_som:on_som|4count:gen-q|45~head_lut i on_som:on_som|4count:gen-q|46~head_lut.
Noteu que els noms tenen en compte la jerarquia del disseny, separant-se els nivells de la
jerarquia amb el símbol "|". Dins el mòdul on_som amb identificador on_som es troba el
mòdul 4count amb identificador gen-q, i dins aquest hi ha els mòduls amb identificadors
45~head_lut (genera q1) i 46~head_lut (genera q0). En el proper punt es justificarà el perquè
d'aquests noms.
4. Seguint el procediment indicat al punt anterior, comproveu que el senyal que surt del mòdul
divf (teòricament, hauria de ser el senyal clk_lf) ara s'anomena divf:divf|div2, que el senyal
que surt del mòdul gen-sensorf (teòricament, hauria de ser el senyal sensorf) ara s'anomena
gen-sensorf i que l'altre senyal que surt del mòdul on_som (teòricament, hauria de ser el
senyal sm) ara s'anomena on_som:on_som|gen-sm~1.
5. Poseu el cursor del ratolí damunt el bloc gen-leds[0]~3. Apareixerà una cridada indicant en
nom d'aquest bloc combinacional, que consisteix en una LUT de 16 bits, el contingut en
hexadecimal d'aquesta LUT i la funció de 4 variables DATAA, DATAB, DATAC i DATAD
que implementa, sent cada una d'aquestes variables un determinat senyal del circuit.
6. Feu doble click sobre el bloc gen-leds[0]~3. En el seu interior apareixerà l'esquemàtic de
la funció que implementa. Podeu ocultar aquest esquemàtic fent click sobre el bloc amb el
1 - 20

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
botó dret del ratolí i seleccionant l'acció Hide Content en el menú d'accions que s'acaba de
desplegar.
7. Poseu el cursor del ratolí damunt del biestable gen-sensorf i observeu el contingut de la
cridada que apareix.
8. Feu doble click sobre el bloc divf:divf per descendir en la jerarquia d'aquest bloc. En el nivell
inferior només trobareu blocs combinacionals i biestables. Els biestables presenten una
sortida Q. Alguns blocs combinacionals presenten dues sortides, anomenades COMBOUT
i COUT, mentre que els altres només presenten la sortida COMBOUT. Els primers blocs
implementen funcions aritmètiques, corresponent la sortida COUT al bit de portar-ne de
sortida. En aquests blocs combinacionals, la LUT de 16 bits s'ha convertit en dues LUTs de
8 bits, una per a cada sortida. Recordeu el nom de les sortides, perquè caldrà emprar-los.
9. Tanqueu la finestra del visualitzador del mapa tecnològic resultant de la síntesi.
V) Anàlisi dels missatges de la compilació. Es volen analitzar ara els missatges subministrats pel
compilador que han anat apareixent en la finestra de missatges. Aquests missatges han quedat
classificats en vàries categories (processament, informació, advertiments, advertiments crítics,
errors, etc.), sent possible veure els de cada categoria per separat simplement seleccionant la
pestanya associada a la categoria, on també s'indica el nombre de missatges de la categoria.
1. Comproveu que no teniu cap error ni cap advertiment crític.
2. Comproveu que teniu un advertiment. Aquest nombre d'advertiments és contradictori amb
el nombre d'advertiments (3) indicat a la finestra informativa que heu tancat fa un moment.
Seleccioneu la pestanya d'advertiments i comproveu que només apareix un advertiment, el
qual presenta, a la seva esquerra, un símbol "+" indicatiu d'agrupació. Això significa que hi
ha varis missatges sota aquest advertiment. Desagrupeu els missatges fent click sobre el
símbol d'agrupació. Podreu comprovar que hi ha un total de 3 advertiments.
3. L'advertiment de la compilació indica que els registres amb senyals asíncrons de "preset" i
"clear" han estat convertits a circuits equivalents que inclouen latches. També indica que
aquests registres s'inicialitzaran a un valor desconegut en donar tensió al disseny (això és
degut a què els esmentats latches s'inicialitzen a un valor aleatori). Aquest advertiment es
deu a què el biestable que hi ha en els elements lògics de la família Cyclone III només
disposa de senyal asíncron de "clear" i cal aplicar un truc per aconseguir biestables amb
senyals asíncrons de "preset" i "clear". Aquest truc consisteix en transformar el senyal de
"preset" en un senyal de "clear" canviant la lògica del biestable, és a dir, complementant la
seva entrada i la seva sortida. La figura 12 il·lustra, d'una forma quelcom simplificada (el
circuit real és una mica més complex que l'exposat, ja que ha d'evitar l'aparició d'espuris),
com s'implementa un biestable amb senyals asíncrons de "preset" i "clear" a partir d'un
biestable que només disposa de senyal asíncron de "clear" (biestable _emulated). El latch
serveix per memoritzar la lògica amb la que està actuant aquest biestable, la qual depèn de
l'última acció asíncrona que s'hagi fet sobre ell: si ha estat un "preset", la seva sortida val 1,
i si ha estat un "clear", la seva sortida val 0. Per aconseguir que el biestable _emulated
treballi en tot moment amb la lògica apropiada, calen dues portes XOR controlades per la
sortida del latch, una que actua sobre l'entrada D (implementada amb el bloc data_lut) i
l'altra que actua sobre la sortida Q (implementada amb el bloc head_lut). A més a més, els
senyals de "preset" i "clear" s'han de combinar en un de sol, que és el que actua sobre el
biestable _emulated. Si en lloc d'un biestable es té un registre de varis bits, el latch i el
circuit que combina els senyals asíncrons de "preset" i "clear" poden compartir-se entre els
biestables que es posin simultàniament al mateix valor. En el vostre disseny, aquesta
conversió ha tingut lloc per als biestables que implementen el comptador gen-q, és a dir,
els que generen q1 i q0. Recordeu que a la base de dades aquests dos senyals s'anomenaven
on_som:on_som|4count:gen-q|45~head_lut i on_som:on_som|4count:gen-q|46~head_lut,
respectivament. Com quan s'actua asíncronament sobre el comptador aquests dos biestables
1 - 21

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
es posen sempre al mateix valor (q és 00 o 11), poden compartir el latch que memoritza la
lògica amb la que estan actuant (on_som:on_som|4count:gen-q|46~latch).
npreset
nclear
latch
d
clk
npreset
nclear
Figura 12: Implementació d'un biestable amb senyals asíncrons de "preset" i "clear".
VI) Assignació dels senyals d'entrada/sortida als pins del xip. A la barra de menús del Quartus II:
1. Trieu Assignments Pin planner. S'obrirà la finestra corresponent al planificador dels
pins. Maximitzeu-la. Dins aquesta finestra apareixen tres finestres, una a baix i dues a dalt.
La de dalt a la dreta és una representació gràfica del mapa de pins del dispositiu triat,
l'EP3C16F484C6. La de baix conté una taula amb la relació de pins del disseny.
2. A la finestra inferior del planificador dels pins, feu doble click a la casella de la columna
"Location" situada a la línia del senyal clk_hf i seleccioneu el pin del xip al que voleu assignar
dit senyal, que ha de ser el pin PIN_G21. Valideu amb la tecla de retorn o fent click en una
altra casella. Podeu fer la mateixa acció arrossegant amb el ratolí la casella amb el nom del
senyal clk_hf fins al pin PIN_G21 de la representació gràfica de la finestra superior dreta.
3. Repetiu el pas 2 per assignar a pins els altres senyals d'entrada/sortida: el senyal ne_origen
al pin PIN_H2, el senyal ne_final al pin PIN_F1, el senyal nsensor al pin PIN_G3, el senyal
led[0] al pin PIN_J1, el senyal led[1] al pin PIN_J2, el senyal led[2] al pin PIN_J3 i el
senyal led[3] al pin PIN_H1. Noteu que els senyals led0 a led3 del bus led apareixen amb
l'índex entre claudàtors. Aquest canvi de noms ha estat fet pel compilador en crear la base de
dades del projecte, i ho ha fet amb tots els senyals que pertanyen a busos, ja siguin entrades,
sortides o senyals intermedis. En acabar, la finestra del planificador dels pins tindrà l'aspecte
indicat a la figura 13.
4. Tanqueu la finestra del planificador dels pins.
5. Trieu File Open... i obriu el fitxer metro.dbf. Comproveu que s'han afegit a l'esquemàtic
els pins associats als ports d'entrada/sortida.
6. Tanqueu la finestra del fitxer metro.dbf.
VII) Establiment dels requisits temporals que han de guiar el procés d'encabiment ("fitter"). Hi ha
dues eines en el Quartus II que permeten establir aquests requisits i fer la corresponent anàlisi
temporal: l'analitzador temporal TimeQuest i l'analitzador temporal Classic. Fareu servir el
primer, donat que Altera aviat deixarà de suportar el segon. Els requisits temporals s'indiquen
a l'analitzador temporal TimeQuest mitjançant un fitxer de text escrit en Tcl (Tool command
language) i amb extensió sdc (Synopsys design constraints). La millor forma d'escriure aquest
fitxer és mitjançant les plantilles predefinides ("templates") de l'editor de texts del Quartus II.
El primer requisit temporal que haureu d'incloure és que l'entrada de rellotge d'alta freqüència
clk_hf pugui anar a 50 MHz. A més a més de l'entrada de rellotge clk_hf, en el vostre disseny
teniu altres senyals que actuen com a rellotge de biestables i/o registres: el senyal clk_lf, el
qual deriva del senyal clk_hf a través del mòdul divf que actua en simulació com un divisor
per 30, i el senyal sensorf, el qual deriva del senyal clk_lf a través del biestable gen-sensorf
que actua, en el pitjor dels casos, com un divisor per 2. A la barra de menús del Quartus II:
1 - 22
data_lut
D Q
CL
_emulated
head_lut
q

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
Figura 13: Finestra del planificador dels pins del Quartus II.
1. Trieu File New.... Seleccioneu Synopsys Design Constraints File dins d'Other Files com a
tipus del nou fitxer i valideu amb OK. S'obrirà la finestra de l'editor de texts en l'espai
reservat a l'efecte. Maximitzeu-la si no ho està.
2. Trieu File Save As..., indiqueu el nom metro (extensió sdc), marqueu que voleu afegir el
fitxer que esteu creant al projecte actual i valideu amb Save.
3. Premeu la icona d'introducció de plantilles (un pergamí desenrotllat) a la barra d'eines de
l'editor de texts per obrir la finestra d'inserció de plantilles. Desplegueu l'arbre de plantilles
TimeQuest SDC Commands Clocks.
4. Seleccioneu la plantilla Simple 50/50 Clock en l'arbre que heu desplegat i afegiu-la al fitxer
de text prement el botó Insert. Substituïu __name per clk_hf (aquest nom pot ser qualsevol
altre), __period per 20ns i __port per clk_hf, per obtenir create_clock -name clk_hf
-period 20ns [get_ports clk_hf].
5. Seleccioneu la plantilla Generated Clock en l'arbre que heu desplegat i afegiu-la al fitxer
de text prement el botó Insert. Esborreu les dues darreres línies i el text |-multiply_by de
la primera línia. Substituïu __name per clk_lf (o altre nom), __factor per 30, __source
per clk_hf i __targets per divf:divf|div2 (recordeu que així es deia el senyal clk_lf a
la base de dades del vostre disseny), per obtenir create_generated_clock -name clk_lf
-divide_by 30 -source clk_hf divf:divf|div2.
6. Seleccioneu la plantilla Generated Clock en l'arbre que heu desplegat i afegiu-la al fitxer
de text prement el botó Insert. Esborreu les dues darreres línies i el text |-multiply_by de
la primera línia. Substituïu __name per sensorf (o altre nom), __factor per 2, __source
per divf:divf|div2 (així es deia el senyal clk_lf a la base de dades del vostre disseny), i
__targets per gen-sensorf (així es deia el senyal sensorf a la base de dades del vostre
disseny), per obtenir create_generated_clock -name sensorf -divide_by 2 -source
divf:divf|div2 gen-sensorf.
7. Desplegueu l'arbre de plantilles TimeQuest SDC Commands Clock Attributes,
seleccioneu la plantilla Auto-Calculate Uncertainty i afegiu-la al final del fitxer de text.
1 - 23

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
8. Tanqueu la finestra d'introducció de plantilles prement OK.
9. Guardeu el fitxer de text metro.sdc i tanqueu la finestra de l'editor de texts.
6.2. Encabiment
A partir de la llista de connexionat del disseny, i un cop definits els paràmetres (ubicacions, requisits
temporals, etc.) que han de guiar l'etapa de l'encabiment, es pot procedir a efectuar-lo.
I) Encabiment. A la barra de menús del Quartus II:
1. Trieu Processing Start Start Fitter. S'obrirà la finestra del report de la compilació,
que s'anirà omplint amb l'esmentat report a mesura que la compilació avanci. També aniran
apareixen diferents missatges en la finestra de missatges a mesura que la compilació avanci.
Es pot veure el progrés de la compilació a la finestra de tasques.
2. En acabar l'encabiment, s'obrirà una finestra informativa indicant si ha acabat amb èxit o
s'han produït errors (en aquest cas, amb èxit i 5 advertiments). Tanqueu-la prement OK.
3. Podeu comprovar, en el resum del flux de disseny que apareix a la finestra del report de la
compilació, que per al vostre disseny són necessaris 69 elements lògics dels 15.408 que hi
ha al dispositiu EP3C16F484C6, la qual cosa representa menys del 0,5% de la capacitat del
dispositiu.
II) Anàlisi dels missatges de la compilació. Es volen analitzar ara els missatges subministrats pel
compilador que han anat apareixent en la finestra de missatges.
1. Comproveu que no teniu cap error ni cap advertiment crític.
2. Comproveu que teniu 3 advertiments. Aquest nombre sembla estar en contradicció amb el
nombre d'advertiments (5) indicat a la finestra informativa que acabeu de tancar, però ja
sabeu que alguns advertiments queden agrupats. Seleccioneu la pestanya d'advertiments i
comproveu que apareixen 3 advertiments. Desagrupeu els advertiments que estan agrupats
i comproveu que el nombre total d'advertiments és 5.
3. El primer advertiment us indica que la versió de demostració no té la prestació LogicLock.
4. El segon advertiment us indica que hi ha pins d'entrada/sortida que no estan completament
especificats i us suggereix comprovar el que passa al report d'advertiments de l'assignació
d'entrades/sortides. Aquest report forma part del report de la compilació. En la finestra del
report de la compilació, seleccioneu I/O Assignment Warnings sota Fitter. Veureu que el
que passa és que no heu definit l'"slew rate" ni la força de les sortides led. No és massa
important, però procedireu a definir aquests paràmetres més endavant.
5. Els tres advertiments següents ens indiquen que teniu llaços combinacionals i que aquests
llaços actuen com a latches. Ja ho sabíeu. Un és el latch que genera el senyal sm i l'altre és
el latch que s'ha generat com a part del comptador gen-q.
III) Visualització del resultat de l'encabiment. El planificador del xip és una utilitat que permet
visualitzar el resultat de l'encabiment del vostre disseny sobre l'estructura física del dispositiu
utilitzat (assignació de pins i elements lògics, interconnexions, equacions implementades per
cada element lògic, fan-in i fan-out de cada element lògic, etc.). També permet modificar i fer
noves assignacions dels senyals d'entrada/sortida als pins del dispositiu i dels senyals interns
als elements lògics abans de fer un nou encabiment. Tingueu present que la ubicació dels
senyals interns pot ser diferent d'un encabiment a un altre, ja que fins ara no heu fet cap mena
d'assignació pel que fa als senyals interns del disseny. A la barra de menús del Quartus II:
1. Trieu Tools Chip Planner (Floorplan and Chip Editor). S'obrirà la finestra del planificador
del xip. Maximitzeu-la. Aquesta finestra presenta tres finestres, dues a la part superior i
1 - 24

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
una a la inferior. A la finestra superior esquerra apareix un esquema de l'estructura interna
del xip. La finestra superior dreta permet establir els nivells de recursos que es volen veure
i els colors emprats en la seva visualització. Seleccioneu la pestanya de configuració dels
nivells i comproveu que teniu marcat Block Utilization dins Background. A la finestra
inferior, denominada finestra dels elements seleccionats, apareixen dades sobre els elements
que estan seleccionats a l'esquema de l'estructura interna. La figura 14 mostra la finestra
del planificador del xip. El planificador del xip també es pot endegar prement la sisena
icona de la barra d'eines del Quartus II.
Figura 14: Finestra del planificador del xip del Quartus II (xip complet).
2. A la barra de menús del planificador del xip trieu View Fit in Window per veure ben
ampliat tot l'esquema de l'estructura interna del xip. Noteu que està integrat, aparentment,
per una perifèria amb els pads d'entrada/sortida i un nucli amb una retícula de 1.120 blocs
(28 files 40 columnes). Alguns blocs són de color groc (2 columnes, per tant, 56 blocs).
Corresponen a blocs de 9 kbits de memòria RAM (total, 516.096 bits). Altres blocs són de
color blanc (2 columnes, per tant, 56 blocs). Corresponen a blocs amb 1 multiplicador de
18 bits, que es pot reconvertir en dos multiplicadors de 9 bits (total, 56 multiplicadors de
18 bits o 112 multiplicadors de 9 bits). Hi ha un conjunt de 45 blocs (5 files 9 columnes)
de color negre o marró. Corresponen a recursos del dispositiu lògic programable per a la
seva programació i posada a punt. Finalment, la resta de blocs (1.120 – 56 – 56 – 45 = 963)
són de color blau, existint vàries tonalitats de color blau. Corresponen a blocs amb un LAB,
cada LAB comprenent 16 elements lògics (total, 15.408 elements lògics). La tonalitat del
color blau està associada a la utilització del LAB: quan més fosc és el blau, més recursos
del LAB s'estan utilitzant.
3. Poseu el cursor del ratolí damunt d'un dels blocs de color blau cel. Apareixerà una cridada
indicant de quin LAB es tracta (X, Y) i quina és la seva utilització (0 de 32). El nombre de
recursos és 32 perquè hi ha 16 LUTs i 16 biestables. Comproveu que la utilització dels
LABs augmenta en augmentar la tonalitat del blau.
1 - 25

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
4. Feu click sobre el LAB amb un blau més fosc (utilització més gran). Se seleccionarà i el
seu nom apareixerà a la finestra dels elements seleccionats. Activeu la lupa per ampliar el
detall del LAB fins que s'observin els seus detalls interns (LUTs i biestables), tal com es
mostra a la figura 15. Els recursos no utilitzats apareixen de color blanc, les LUTs utilitzades
de color blau UPC i els biestables utilitzats de color granat. Desactiveu la lupa.
Figura 15: Finestra del planificador del xip del Quartus II (detall).
5. Observeu el contingut de les cridades que apareixen en posar el cursor del ratolí damunt
d'una LUT utilitzada i d'un biestable utilitzat.
6. A la barra de menús del planificador del xip trieu Edit Find... o bé premeu la dissetena
icona de les barres d'eines (prismàtics). S'obrirà la finestra de cerca. Indiqueu com a nom a
cercar divf:divf|div2, comproveu que teniu marcada la categoria Atoms i premeu el botó
Find Next. Se seleccionarà el recurs (biestable) amb aquest nom, que quedarà ressaltat en
blau marí, i el seu nom apareixerà a la finestra d'elements seleccionats. Tanqueu la finestra
de cerca prement el botó Close. Seguidament, feu click sobre el nom que hi ha a la finestra
d'elements seleccionats. En ella apareixeran dues llistes amb els ventalls d'entrada ("fanin")
i de sortida ("fan-out") d'aquest senyal. A la llista del ventall de sortida, seleccioneu
gen-sensorf i premeu el botó Go To >. Aquest node passarà a ser el seleccionat. Feu click
sobre el nom que hi ha a la finestra d'elements seleccionats per veure els seus ventalls
d'entrada i de sortida. A la llista del ventall d'entrada, seleccioneu el senyal gen-sensorf~0 i
premeu el botó < Go To. Aquest node passarà a ser el seleccionat. Obteniu els seus ventalls
d'entrada i de sortida i, a la llista del ventall d'entrada, seleccioneu nsensor~input i premeu
el botó < Go To. Aquest node, que està a la perifèria, passarà a ser el seleccionat. Emprant
aquest procediment, podeu desplaçar-vos endavant i endarrera pels senyals del circuit tant
com vulgueu.
7. Seleccioneu novament el node divf:divf|div2 amb el mètode de cerca que s'ha explicat al punt
anterior i comproveu que teniu activada la quinzena icona de les barres d'eines (uns blocs
més un cronòmetre). A continuació, premeu la setena icona de les barres d'eines o trieu
1 - 26

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
View Generate Fan-Out Connections a la barra de menús. Apareixeran dibuixades unes
fletxes blaves que, partint del node divf:divf|div2, us porten als nodes del seu ventall de
sortida. Aquestes fletxes representen les corresponents connexions, connexions que també
apareixeran a la finestra d'elements seleccionats perquè estan seleccionades. Amb l'eina de
la lupa activada, reduïu el detall fins a que pugueu veure completament les fletxes.
Observeu que, al costat de cada connexió, apareix el retard de propagació de la connexió,
tant el de pujada (R) com el de baixada (F). Desactiveu la lupa. Poseu el cursor del ratolí
damunt una de les connexions que apareixen a la finestra d'elements seleccionats i observeu
que apareix dibuixat el traçat real de dita connexió en color vermell. Repetiu aquesta acció
per a totes les connexions seleccionades.
8. Esborreu tots els elements que apareixen a la finestra de selecció d'elements per tal de no
tenir-ne cap de seleccionat. Seguidament, trieu View Clear Unselected Connections/Paths
a fi d'esborrar les connexions que estaven dibuixades.
IV) Assignació de nodes a recursos interns del xip amb l'editor d'assignacions. L'editor d'assignacions
és una utilitat que permet forçar molts paràmetres dels nodes del vostre disseny, com ara la
seva ubicació en els elements lògics del xip. Aneu a la finestra del Quartus II i en la seva barra
de menús:
1. Trieu Assignments Assignment Editor. S'obrirà la finestra de l'editor d'assignacions, que
consta de dues finestres: la superior llista les assignacions que ja heu fet (fins ara heu fet 8
assignacions, que corresponen a la ubicació dels senyals d'entrada/sortida en els pins del
xip), mentre que la inferior permet crear noves assignacions. La figura 16 mostra la finestra
de l'editor d'assignacions. Amplieu la columna Assignment Name de la finestra inferior.
L'editor d'assignacions també es pot endegar prement la quarta icona de la barra d'eines del
Quartus II.
Figura 16: Finestra de l'editor d'assignacions del Quartus II.
1 - 27

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
2. Feu doble click sobre la casella buida de la columna To de la creació d'una nova assignació.
Dins la casella apareixerà un botó associat a la cerca de nodes. Premeu-lo. S'obrirà una nova
finestra, anomenada finestra de cerca de nodes. En aquesta finestra, seleccioneu Pins: all &
Registers: post-fitting com a filtre dels nodes i premeu el botó List. La llista de nodes
trobats s'omplirà. Cerqueu el node divf:divf|div2 en aquesta llista i passeu-lo a la llista de
nodes seleccionats. Valideu amb OK. La finestra de cerca de nodes es tancarà i el nou node
apareixerà a la casella de la creació de nova assignació.
3. Feu doble click sobre la casella buida de la columna Assignment Name de la creació d'una
nova assignació. Dins la casella apareixerà un botó associat al desplegament dels noms
dels tipus d'assignacions. Premeu-lo. Es desplegarà una llista amb els tipus d'assignacions
per ordre alfabètic. Seleccioneu Location.
4. Feu doble click sobre la casella buida de la columna Value de la creació d'una nova assignació.
Dins la casella apareixerà un botó associat a un navegador. Premeu-lo. S'obrirà una finestra
que us permetrà seleccionar el tipus d'element. Seleccioneu Register cell. L'aspecte de la
finestra canviarà i us permetrà seleccionar tres coordenades X, Y i Z. Establiu el valor 1
per a cadascuna d'elles i valideu amb OK.
5. Feu click sobre la casella que mostra l'estat de la creació. Passarà a indicar que l'estat és
correcte.
6. Premeu el botó Create de la finestra de creació de noves assignacions. La nova assignació
es transferirà a la finestra superior i en la finestra de missatges del Quartus II apareixerà un
missatge de sistema indicant la creació d'una nova assignació.
7. Repetiu els passos 2 a 6 per definir l'"slew rate" i la força de les sortides led. Cal crear dues
noves assignacions per al grup de senyals led (no cal fer-ho sortida a sortida, és pot fer a
nivell de tot el grup). En una, assigneu el valor 1 al tipus Slew Rate i, en l'altra, assigneu el
valor Maximum Current al tipus Current Strength.
8. A la barra de menús del Quartus II, trieu File Save per actualitzar el fitxer d'assignacions.
9. Tanqueu la finestra de l'editor d'assignacions.
V) Encabiment amb els nous paràmetres. Un cop definits els nous paràmetres que han de guiar el
procés d'encabiment, es pot procedir a efectuar-lo. A la barra de menús del Quartus II:
1. Trieu Processing Start Start Fitter per tornar a executar el procés d'encabiment.
2. En acabar l'encabiment, s'obrirà una finestra informativa indicant si ha acabat amb èxit o
s'han produït errors (en aquest cas, amb èxit i 4 advertiments). Tanqueu-la prement OK.
3. Podeu comprovar, en el resum del flux de disseny que apareix a la finestra del report de la
compilació, que per al vostre disseny són ara necessaris 70 elements lògics dels 15.408 que
hi ha al dispositiu EP3C16F484C6.
4. Comproveu que l'advertiment que indicava que hi havia pins d'entrada/sortida que no estaven
completament especificats ha desaparegut.
5. Emprant el planificador del xip, comproveu que la ubicació actual del senyal divf:divf|div2
és l'element lògic 1 (Z) del LAB situat a la fila 1 (Y) de la columna 1 (X). Comproveu
també que l'emplaçament de tot el vostre disseny ha canviat força respecte a l'emplaçament
obtingut en primera instància.
6. Dels resultats obtinguts (necessitat de més recursos del xip) podem deduir que l'assignació
que hem fet en forçar la ubicació del node divf:divf|div2 no ha estat gens profitosa. Anem a
llevar aquesta assignació. Trieu Assignments Assignment Editor. S'obrirà la finestra de
l'editor d'assignacions. Seleccioneu la casella en la que apareix el node divf:divf|div2 i feu
click amb el botó de la dreta del ratolí. Seleccioneu Delete en la llista d'accions que apareix.
L'assignació del node divf:divf|div2 desapareixerà. Trieu File Save per actualitzar el
fitxer d'assignacions i tanqueu la finestra de l'editor d'assignacions.
7. Trieu Processing Start Start Fitter per tornar a executar el procés d'encabiment.
1 - 28

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
8. En acabar l'encabiment, s'obrirà una finestra informativa indicant si ha acabat amb èxit o
s'han produït errors (en aquest cas, amb èxit i 4 advertiments). Tanqueu-la prement OK.
9. Comproveu que per al vostre disseny només tornen a ser necessaris 69 elements lògics dels
15.408 que hi ha al dispositiu EP3C16F484C6.
VI) Edició de les propietats dels recursos. L'editor de les propietats dels recursos és una utilitat
que permet observar i modificar les propietats dels recursos emprats del xip (LUTs, biestables,
elements lògics, ports d'entrada/sortida, etc.). A la finestra del planificador del xip:
1. Seleccioneu novament el node divf:divf|div2 amb el mètode de cerca que s'ha explicat abans.
2. Feu doble click damunt d'ell. S'obrirà una nova finestra, anomenada finestra de l'editor de les
propietats dels recursos. Maximitzeu-la. Aquesta finestra subministra informació de totes les
propietats del recurs que heu seleccionat i presenta cinc finestres, una superior, dues centrals
i dues inferiors. La finestra superior és la finestra de selecció del node. A la finestra central
esquerra apareix l'esquema de l'element lògic del node seleccionat, que podeu ajustar triant
View Fit in Window a la barra de menús del planificador del xip. La finestra inferior
esquerra és la finestra de connectivitat i indica quins són els senyals que es troben connectats
a les entrades i sortides d'aquest element lògic, en el que s'empren la sortida del biestable
(senyal divf:divf|div2) i una de les sortides de la LUT (senyal divf:divf|div2~0). La finestra
central dreta és la finestra de propietats. Seleccioneu la pestanya Combinatorial, d'aquesta
finestra per veure el contingut de la LUT, 78F0 en hexadecimal, i la funció que implementa,
C $ (A & B & D). Finalment, la finestra inferior dreta és la finestra d'informació sobre els
retards interns del recurs. Si en aquesta finestra seleccioneu com a nom del node el node
divf:divf|div2, veureu els retards de propagació del biestable, i si seleccioneu com a nom
del node el node divf:divf|div2~0, veureu els retards de propagació de la LUT. Si feu click
damunt un d'aquests retards, es marcarà en verd el camí corresponent en la finestra de
l'esquema. La figura 17 mostra la finestra de l'editor de les propietats dels recursos.
Figura 17: Finestra de l'editor de les propietats dels recursos del Quartus II.
1 - 29

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
3. Tots els valors que estan en blanc en la finestra de propietats es poden editar. Seleccioneu
la pestanya Combinatorial de la finestra de propietats i feu doble click sobre el valor de la
propietat Sum LUT Mask. Ara estareu en disposició de modificar aquest valor. Modifiqueulo
a 7800 hexadecimal i premeu la tecla de retorn per validar el nou valor. Veureu que
l'equació de la funció implementada per la LUT canvia a D & (C $ (A & B)) i que els nous
valors queden destacats en negreta, confirmant el canvi.
4. Tots els valors que estan en blanc en la finestra de connectivitat es poden editar. Feu doble
click sobre el valor de la propietat DATAC en aquesta finestra. Apareixerà un botó dins la
casella. Premeu-lo. S'obrirà la finestra de cerca de nodes. En aquesta finestra, seleccioneu
Post-synthesis com a filtre dels nodes i premeu el botó List. La llista de nodes trobats
s'omplirà. Cerqueu el node divf:divf|Equal0~3 en aquesta llista i passeu-lo a la llista de
nodes seleccionats. Valideu amb OK. La finestra de cerca de nodes es tancarà i el nou node
apareixerà a la casella del valor de DATAC. Premeu la tecla de retorn per validar el nou
valor. Veureu que el nou valor queda destacat en negreta, confirmant el canvi.
5. Tanqueu la finestra de l'editor de les propietats dels recursos.
VII) Modificació manual de l'encabiment. L'encabiment es pot modificar manualment emprant el
planificador del xip. A la finestra de l'esquema de l'arquitectura interna del xip:
1. Seleccioneu ECO – EP3C16F484C6 com a mode d'edició i comproveu que la catorzena
icona de les barres d'eines (un circuit més un signe de verificació) està inhabilitada.
2. Seleccioneu el biestable que conté el senyal divf:divf|div2 i arrossegueu-lo amb el ratolí
fins a un biestable d'un altre LAB, preferiblement d'un que estigui completament buit, perquè
així el podreu identificar millor (només el podreu moure a un biestable amb la mateixa
coordenada Z – crec que es tracta d'un error en el programa).
3. Seleccioneu la LUT que genera el senyal divf:divf|div2~0 i arrossegueu-la amb el ratolí
fins a la LUT de l'element lògic on ara es troba el senyal divf:divf|div2.
4. Comproveu que la catorzena icona de les barres d'eines està ara habilitada. Premeu-la a fi
de fer efectius els canvis que hem fet. S'executarà novament el procés d'encabiment. En
completar-se, s'obrirà una finestra informativa indicant si ha acabat amb èxit o s'han produït
errors (en aquest cas, amb èxit i 4 advertiments). Tanqueu-la prement OK.
5. Amb els procediments ja explicats, comproveu que la ubicació del node divf:divf|div2 és la
nova que heu indicat.
6. Amb els procediments ja explicats, comproveu que el contingut de la LUT que genera el
senyal divf:divf|div2~0 és el nou que heu indicat.
7. Amb els procediments ja explicats, comproveu que els senyals d'entrada a la LUT que
genera el senyal divf:divf|div2~0 són els nous que heu indicat.
VIII) Assignació de nodes a recursos interns del xip amb el planificador del xip. Amb el planificador
del xip també es poden assignar nodes a recursos interns del xip. Aneu a la finestra del Quartus
II i en la seva barra de menús:
1. Trieu Assignments Assignment Editor. S'obrirà la finestra de l'editor d'assignacions, on
veureu que teniu establertes 10 assignacions. Tanqueu la finestra de l'editor d'assignacions.
2. A la finestra de l'esquema de l'arquitectura interna del xip, seleccioneu com a mode d'edició
Assignment – EP3C16F484C6.
3. Seleccioneu el biestable que conté el senyal divf:divf|div2 i arrossegueu-lo amb el ratolí
fins a un biestable d'un altre LAB, preferiblement d'un que estigui completament buit, perquè
així el podreu identificar millor (només el podreu moure a un biestable amb la mateixa
coordenada Z – crec que es tracta d'un error en el programa). El biestable es mantindrà en
la seva ubicació original, però la nova ubicació quedarà marcada de color verd.
1 - 30

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
4. Seleccioneu la LUT que genera el senyal divf:divf|div2~0 i arrossegueu-la amb el ratolí fins a
la LUT de l'element lògic que heu reservat per al senyal divf:divf|div2. La LUT es mantindrà
en la seva ubicació original, però la nova ubicació quedarà marcada de color verd.
5. Trieu Assignments Assignment Editor. S'obrirà la finestra de l'editor d'assignacions, on
veureu que ara teniu establertes 12 assignacions, havent-se afegit de forma automàtica les
dues noves assignacions corresponents a les noves ubicacions dels nodes divf:divf|div2 i
divf:divf|div2~0. Com no us interessa mantenir les noves assignacions, esborreu-les. Un
cop esborrades, trieu File Save per actualitzar el fitxer d'assignacions i tanqueu la finestra
de l'editor d'assignacions.
6. Comproveu, en la finestra de l'esquema de l'estructura interna del xip, que el biestable i la
LUT que havíeu reservat per als nodes divf:divf|div2 i divf:divf|div2~0 ja no estan reservats.
7. Tanqueu la finestra del planificador del xip.
IX) Retards. Al final del procés d'emplaçament, un cop es coneix exactament quins són els recursos
del xip assignats per fer cada funció elemental, s'està en condicions de calcular els retards de
tots els senyals del vostre disseny. Aquests retards es calculen per a un únic cas: voltatge del
nucli del xip de 1.200 mV, temperatura de 85ºC i procés de fabricació amb difusions que donen
lloc a constants de temps màximes i, per tant, a transicions lentes. Aquests retards són els que
heu vist en el punts III.7 (connexions entre elements lògics) i VI.2 (interns als elements lògics)
d'aquest apartat.
1. Amb l'explorador del Windows, aneu al directori on teniu el disseny que esteu fent. Noteu
que en ell hi ha un munt de fitxers i dos directoris: db i incremental_db.
2. Baixeu al directori db, que conté la base de dades del disseny. Observeu que teniu un fitxer
anomenat metro.tiscmp.slow_1200mv_85c.ddb. Aquest és el fitxer que conté els retards.
Observeu també que no hi ha cap altre fitxer que comenci per metro.tiscmp..
6.3. Generació de fitxers per a eines de tercers
Malgrat no interessar-vos mantenir els canvis que heu fet manualment amb el planificador del xip i
l'editor de propietats dels recursos en l'emplaçament i funcionalitat del vostre disseny, és instructiu
fer la darrera etapa del procés de compilació per veure que és el que passa. Aquesta etapa consisteix
en la generació de fitxers per a eines de tercers, fitxers que contenen descripcions de la llista de
connexionat i dels retards en llenguatges normalitzats ("EDA netlist writer"). EDA és l'acrònim
d'"Electronic Design Automation").
I) Generació dels fitxers. A la barra de menús del Quartus II:
1. Trieu Processing Start Start EDA Netlist Writer.
2. En acabar la compilació, s'obrirà una finestra informativa indicant si ha acabat amb èxit o
s'han produït errors (en aquest cas, amb èxit). Tanqueu-la prement OK.
II) Observació dels fitxers generats. Aquests fitxers seran emprats en la simulació.
1. Amb l'explorador del Windows, aneu al directori on teniu el disseny que esteu fent. Noteu
que en ell ara hi ha un munt de fitxers i tres directoris: db, incremental_db i simulation.
2. Baixeu al directori simulation, on només trobareu un directori anomenat modelsim. Baixeu
a aquest directori.
3. Observeu que teniu un fitxer anomenat metro_6_1200mv_85c_slow.vho. Aquest fitxer conté
una descripció estructural en VHDL del vostre disseny, en la que s'han emprat components
que corresponen als recursos disponibles en el xip EP3C16F484C6 triat.
1 - 31

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
4. Observeu que teniu un fitxer anomenat metro_6_1200mv_85c_vhd_slow.sdo. Aquest fitxer
conté una descripció en SDF ("Standard Delay Format") del vostre disseny.
5. Només hi ha un altre fitxer amb extensió vho, el fitxer metro.vho, el qual és exactament
igual que el fitxer metro_6_1200mv_85c_slow.vho.
6. Només hi ha un altre fitxer amb extensió sdo, el fitxer metro_vhd.sdo, el qual és exactament
igual que el fitxer metro_6_1200mv_85c_vhd_slow.sdo.
6.4. Compilació completa
Ja s'ha comentat que no us interessa mantenir els canvis que heu fet manualment amb el planificador
del xip i l'editor de propietats dels recursos en l'emplaçament i funcionalitat del vostre disseny, així
que hauríeu de tornar a fer l'emplaçament a partir dels resultats de la síntesi, per després continuar
amb la resta d'etapes del procés de compilació. Una altra alternativa és fer una compilació completa
del vostre disseny, partint de zero, si bé respectant les assignacions que heu establert fins a aquest
moment. Aquesta alternativa farà més feina de la necessària, ja que repetirà la primera etapa del
procés de compilació (anàlisi i síntesi), però és convenient que conegueu quin és el procediment a
seguir ja que sovint l'haureu de fer al llarg de les pràctiques.
I) Compilació completa. A la barra de menús del Quartus II:
1. Trieu Processing Start Compilation per endegar el procés complet de compilació.
2. En acabar la compilació, s'obrirà una finestra informativa indicant si ha acabat amb èxit o
s'han produït errors (en aquest cas, amb èxit i 11 advertiments). Tanqueu-la prement OK.
3. Podeu comprovar, en el resum del flux de disseny que apareix a la finestra del report de la
compilació, que per al vostre disseny són necessaris 69 elements lògics dels 15.408 que hi
ha al dispositiu EP3C16F484C6.
4. Comproveu que no teniu cap error ni cap advertiment crític.
5. Comproveu que teniu 5 advertiments. Aquest nombre sembla estar en contradicció amb el
nombre d'advertiments (11) indicat a la finestra informativa que s'ha obert en acabar la
compilació, però ja sabeu d'abans que alguns advertiments queden agrupats. Seleccioneu la
pestanya d'advertiments i comproveu que hi ha 5 advertiments. Desagrupeu els advertiments
que estan agrupats i comproveu que el nombre total d'advertiments és 11.
6. Els tres primers advertiments corresponen a la primera etapa del procés de compilació
(anàlisi i síntesi) i els quatre advertiments següents corresponen a la segona etapa del
procés de compilació (emplaçament). Tots ells ja han estat comentats amb anterioritat.
7. El vuitè advertiment us indica que el procés de compilació s'ha saltat l'etapa corresponent a
l'"assembler". Així ho havíeu ordenat. Cap problema.
8. Els tres darrers advertiments corresponen a l'etapa d'anàlisi temporal i són una repetició
dels advertiments de caire temporal corresponents a l'emplaçament.
II) Observació dels resultats de la compilació completa. El report de la compilació permet observar
molts dels resultats del procés de compilació. Són d'especial interès els resultats de l'anàlisi
temporal realitzada pel TimeQuest i l'observació del fitxer metro_6_1200mv_85c_slow.vho. A
la finestra del report de compilació:
1. Expandiu els resultats del TimeQuest Timing Analyzer. Observeu que aquest analitzador
temporal ha efectuat tres anàlisis amb diferents condicions de temperatura i del procés de
fabricació: Slow 1200mV 85C Model, Slow 1200mV 0C Model i Fast 1200mV 0C Model. Els
retards per al primer model han estat obtinguts en l'etapa d'encabiment. Òbviament, els
retards dels altres dos models han estat derivats pel TimeQuest a partir dels retards del
primer model.
1 - 32

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
2. Expandiu els resultats per al model Slow 1200mV 85C Model i seleccioneu Fmax Summary
per veure les màximes freqüències a les que poden oscil·lar els senyals de rellotge del vostre
disseny. Comproveu que són molt superiors a les freqüències que heu especificat.
3. Feu el mateix per als altres dos models. Quin és el model amb retards més elevats?
4. Podeu navegar pel report de la compilació per veure altres resultats. En acabar, tanqueu la
finestra del report de la compilació.
5. Amb l'explorador del Windows, aneu al directori on teniu el disseny que esteu fent i baixeu
al directori db. Observeu que ara teniu tres fitxers que comencen per metro.tiscmp., un per
a cada model dels abans esmentats. Són els fitxers metro.tiscmp.slow_1200mv_85c.ddb,
metro.tiscmp.slow_1200mv_0c.ddb i metro.tiscmp.fast_1200mv_0c.ddb. Els dos darrers han
estat creats pel TimeQuest.
6. Amb l'explorador del Windows, aneu al directori on teniu el disseny que esteu fent i baixeu
al directori simulation/modelsim. Observeu que teniu quatre fitxers amb extensió vho (un
de genèric i un per a cada model dels abans esmentats) i quatre fitxers amb extensió sdo
(un de genèric i un per a cada model dels abans esmentats). Tots els fitxers amb extensió
vho són idèntics. Els fitxers amb extensió sdo són diferents.
7. En la finestra principal del Quartus II, trieu File Open... a fi d'obrir el fitxer en VHDL
simulation/modelsim/metro_6_1200mv_85c_slow.vho amb l'editor de texts del Quartus II.
Comproveu que aquest fitxer només conté una entitat anomenada metro, que és el nom de
l'entitat que ostenta la màxima jerarquia en el vostre disseny. Comproveu que per descriure
aquesta entitat s'utilitzen paquets de les biblioteques altera i cycloneiii (a banda del paquet
standard_logic_1164 de la biblioteca ieee ja conegut), els quals contenen els components
corresponents als recursos disponibles en el xip emprat. Fixeu-vos especialment en la part
declarativa de l'entitat metro, ja que el nom, direcció i tipus dels ports s'hauran de reproduir
en declarar aquesta entitat com un component quan vulgueu fer la simulació del vostre
disseny en el proper apartat. La figura 18 mostra la part declarativa de l'entitat metro.
8. Tanqueu la finestra de l'editor de texts del Quartus II.
Figura 18: Part declarativa de l'entitat metro al fitxer metro_6_1200mv_85c_slow.vho.
1 - 33

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
7. SIMULACIÓ DEL DISSENY
Un cop compilat el projecte metro, s'ha de simular per tal de comprovar que el seu funcionament és
correcte. La simulació consisteix, bàsicament, en excitar les entrades del disseny amb uns senyals
d'entrada i observar l'evolució dels senyals generats pel circuit (sortides i senyals interns). Si aquesta
evolució no és l'esperada, és que existeix quelcom incorrecte en el vostre disseny. Llavors, cal trobar
què és el que falla, reeditar la part del disseny que falla i tornar-lo a compilar i simular. Quan les
simulacions siguin satisfactòries, es pot executar l'etapa de l'"assembler" i procedir a la programació
del dispositiu.
Per fer la simulació, l'entorn del Quartus II utilitza una eina externa, el simulador ModelSim de
Mentor Graphics. Aquest simulador és un simulador especialitzat en llenguatges de descripció de
hardware, com ara VHDL, Verilog, SystemC o SystemVerilog, però la versió que teniu instal·lada
només disposa del simulador per a VHDL. És per això que els fitxers generats en la compilació per
a eines de tercers s'han generat emprant aquest llenguatge (fitxers amb extensió vho).
Cada un dels fitxers amb extensió vho (per exemple, el fitxer metro_6_1200mv_85c_slow.vho) conté
la descripció estructural del vostre disseny, però únicament a nivell lògic. Els retards corresponents
a l'estructura descrita en aquest fitxer se subministren al ModelSim mitjançant el corresponent fitxer
amb extensió sdo. La primera cosa que el simulador ha de fer és combinar el fitxer amb extensió vho
amb els fitxers que contenen els paquets de les biblioteques indicades en aquest fitxer (per exemple,
el paquet cycloneiii_components de la biblioteca cycloneiii), per generar una estructura de dades
que permeti una simulació eficient. Aquesta estructura de dades s'anomena disseny i queda guardada
en un directori que s'anomena biblioteca ("library"). El procés que permet obtenir el disseny a partir
de fitxers en llenguatges de descripció de hardware s'anomena compilació. No s'ha de confondre el
procés de compilació del Quartus II amb el del ModelSim, ni les biblioteques del Quartus II amb les
del ModelSim, ni els dissenys del Quartus II amb els del ModelSim.
Un cop es disposa del disseny del ModelSim i del seu fitxer de retards associat (fitxer amb extensió
sdo), ja es pot simular, és a dir, fer-lo evolucionar en el temps tot excitant les seves entrades amb
uns determinats senyals d'entrada. El quid de la qüestió és com generar aquests senyals d'entrada.
En aquest tutorial es presenten dues alternatives:
a) Una possibilitat és generar els senyals d'entrada mitjançant processos escrits en VHDL, és a dir,
en el llenguatge de descripció de hardware suportat pel ModelSim. En aquesta alternativa, es
crea un banc de proves per al vostre disseny en VHDL. El banc de proves és una entitat VHDL
sense entrades i amb una arquitectura mixta que comprèn una unitat del component metro, és a
dir, el vostre disseny, més els processos abans esmentats encarregats de subministrar els senyals
d'entrada a aquest component, és a dir, al vostre disseny. La figura 19 il·lustra el concepte de banc
de proves del disseny metro.
Entrades
BANC DE PROVES PER AL DISSENY metro
PROCÉS 1
PROCÉS n
.
Figura 19: Banc de proves per simular el disseny metro.
b) L'altra possibilitat és subministrar l'evolució dels senyals d'entrada en el llenguatge de comandes
emprat pel ModelSim, que és el Tcl ("Tool command language"). Les comandes es poden anar
1 - 34
COMPONENT
metro
.
Sortides

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
subministrant d'una en una en la línia de comandes o es pot crear i executar un fitxer amb la
seqüència de comandes a fer (fitxer amb extensió do).
El ModelSim també disposa d'un editor de texts amb plantilles. Es recomana usar l'editor de texts
del ModelSim per editar els fitxers en VHDL o en Tcl que haureu menester.
7.1. Simulació amb un banc de proves en VHDL
I) Engegada del simulador ModelSim. A la barra de menús del Quartus II:
1. Trieu Tools Run EDA Simulation Tool EDA Gate Level Simulation.... S'obrirà una
finestra que us demanarà quin dels models del vostre disseny voleu simular (recordeu que
en teniu tres, cada un amb unes determinades condicions de temperatura i del procés de
fabricació). Seleccioneu el model "Slow -6 1.2V 85 Model" i premeu el botó Run. S'obrirà
la finestra principal del ModelSim. Maximitzeu-la. Com s'observa a la figura 20, la finestra
principal del ModelSim presenta, inicialment, dues finestres, una superior i una altra inferior.
La finestra superior, anomenada finestra de biblioteques, mostra una llista amb totes les
biblioteques que contenen dissenys del ModelSim. La finestra inferior, anomenada finestra
de la transcripció, conté l'historial de les comandes Tcl que s'han executat fins al moment
present i permet la introducció de noves comandes Tcl. Les finestres que componen la
finestra principal del ModelSim (les dues abans esmentades i moltes altres que aniran
apareixent a mesura que avanceu en el tutorial) es poden desacoblar de la finestra principal
del ModelSim prement el botó central dels tres botons associats a les finestres en qüestió
(el botó amb un quadrat del que surt una fletxa). Un cop desacoblades, es poden tornar a
acoblar de forma similar. La finestra del ModelSim pot presentar vàries barres d'eines (fins
a 7). A la figura 20 apareixen 4, que són, d'esquerra a dreta: la barra del fitxer font, la barra
estàndard, la barra de la compilació i la barra de la configuració de barres d'eina.
Figura 20: Finestra del ModelSim.
1 - 35

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
2. Observeu, a la finestra de la transcripció i amb ajuda de la barra de desplaçament vertical
corresponent, les comandes que s'han fet de forma automàtica en executar-se el simulador.
Entre aquestes comandes destaquen les següents:
- vlib gate_work. Aquesta comanda crea una biblioteca (directori) anomenada gate_work
al vostre directori de simulació, que és el directori simulation/modelsim. Amb l'explorador
del Windows, aneu al directori del vostre disseny, baixeu al directori simulation/modelsim i
comproveu que en ell s'ha creat un directori anomenat gate_work.
- vmap work gate_work. Aquesta comanda associa el directori de treball, que s'anomena
work (sempre s'anomena així), al directori gate_work.
- vcom -93 -work work {metro_6_1200mv_85c_slow.vho}. Aquesta comanda compila
el fitxer metro_6_1200mv_85c_slow.vho en el directori de treball, considerant la versió
de l'any 1993 per al VHDL. Amb l'explorador del Windows, aneu al directori de treball
(.../simulation/modelsim/gate_work) i comproveu que en ell s'ha creat un directori anomenat
metro, que és el nom del vostre disseny.
3. Observeu, a la finestra de biblioteques i amb ajuda de la barra de desplaçament vertical
corresponent, que teniu accessibles les biblioteques gate_work i work. Ambdues presenten
el vostre disseny: l'entitat metro.
II) Edició del banc de proves del disseny metro. Aquest banc de proves és un fitxer VHDL que
conté una entitat sense ports d'entrada/sortida amb una arquitectura integrada per una unitat
del vostre disseny (entitat metro, que caldrà declarar com a un nou component) més una sèrie
de processos que han de subministrar les excitacions al vostre disseny. Podeu editar aquest
fitxer amb qualsevol editor i donar-li qualsevol nom, però és convenient desar-lo en el mateix
directori que el fitxer que conté el vostre disseny (fitxer metro_6_1200mv_85c_slow.vho, que
conté l'entitat metro), és a dir, al directori .../simulation/modelsim. Seguidament es detalla el
procediment a seguir en cas d'emprar l'editor de texts del ModelSim i anomenar metro_tb.vhd al
fitxer. A la barra de menús del ModelSim:
1. Trieu File New Source VHDL. S'obrirà, desacoblada, la finestra de l'editor de texts
del ModelSim disposada per a l'edició d'un fitxer anomenat Untitled-1.vhd. Premeu el botó
central dels tres que la finestra té associats (el botó amb un quadrat al que arriba una fletxa) a
fi d'acoblar aquesta finestra a la finestra principal del ModelSim. S'acoblarà a la dreta de la
finestra de biblioteques. Ajusteu l'espai corresponent a aquestes dues finestres de forma
que pugueu editar el vostre fitxer amb comoditat.
2. Premeu la tercera icona de la barra del fitxer font (un full blanc amb una T), que correspon
a la introducció de plantilles. La finestra de l'editor de texts del ModelSim quedarà dividida
en dues parts, apareixent, a la part esquerra, les plantilles per al fitxer font (VHDL).
3. Feu doble click sobre la plantilla Create Testbench. S'obrirà la finestra corresponent a
l'ajudant de la creació del banc de proves, que presenta, a la dreta, una llista amb totes les
biblioteques disponibles, on heu de seleccionar la unitat de disseny per a la que voleu crear
un banc de proves. Expandiu la biblioteca gate_work i seleccioneu l'entitat metro, la qual
apareixerà a la casella del nom de la unitat de disseny. Premeu el botó Next.
4. L'ajudant de la creació del banc de proves us informarà dels noms per defecte de la unitat de
disseny del banc de proves (metro_tb) i del fitxer que contindrà aquesta unitat de disseny
(metro_tb.vhd). Si voleu, els podeu canviar, però aquests noms són apropiats. Desmarqueu
la casella corresponent a la compilació automàtica del banc de proves, marqueu les altres
caselles i premeu el botó Finish. L'ajudant de la creació del banc de proves es tancarà i a la
finestra de l'editor de texts apareixerà una segona pestanya amb el fitxer metro_tb.vhd. La
figura 21 mostra la finestra del ModelSim en aquesta situació. En aquest fitxer, les línies 1-6
declaren l'ús de diferents paquets de les biblioteques altera, cycloneiii i ieee. Les línies 7-8
declaren una entitat anomenada metro_tb que no presenta cap variable genèrica ni cap port
d'entrada/sortida. A la línia 10 es declara l'arquitectura metro_tb_arch de l'entitat metro_tb,
1 - 36

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
que acaba a la línia 32. En aquest cas, l'arquitectura té una part declarativa (les línies 11-23) i
un cos (les línies 25-31), separats per la sentència BEGIN (línia 24). La part declarativa de
l'arquitectura comprèn la declaració de varis senyals (línies 11-15) i la declaració d'un
component anomenat metro (línies 16-23), tots ells a emprar en el cos de l'arquitectura. El
component metro correspon al vostre disseny, el qual està definit en l'entitat metro del
fitxer metro_6_1200mv_85c_slow.vho que es troba ubicat al directori de treball. Els senyals
corresponen als senyals d'entrada/sortida del vostre disseny. El cos de l'arquitectura només
conté, ara per ara, una unitat del component metro anomenada DUT (línies 27-34), amb els
seus ports d'entrada/sortida connectats als senyals abans esmentats.
Figura 21: Fitxer metro_tb.vhd creat per l'ajudant de creació del banc de proves.
5. Ara cal completar el fitxer metro_tb.vhd amb els processos que han de generar els senyals
d'entrada al vostre disseny (clk_hf, ne_origen, ne_final i nsensor). Afegiu al fitxer, al cos
de l'arquitectura, els dos processos, clock i sensors, que s'observen a la figura 22. El procés
clock genera el senyal clk_hf (línies 32-38) i el procés sensors genera els altres tres senyals
(línies 39-61). El procés clock complementa el senyal clk_hf cada 10 ns, generant un senyal
simètric de freqüència 50 MHz i valor inicial 0. El procés sensors inicialitza i manté els
senyals ne_origen, ne_final i nsensor a 1 durant 2 s (línies 41-44) i després entra en un
llaç repetitiu en el que cada 3 s genera un pols negatiu en algun d'aquells senyals amb una
duració de 1 s: un pols a ne_origen, tres polsos a nsensor, un pols a ne_final i tres polsos
a nsensor, repetint aquest cicle varis cops.
6. Trieu File Save per desar el fitxer metro_tb.vhd.
7. Tanqueu les dues pestanyes de la finestra de l'editor de texts del ModelSim.
III) Compilació del banc de proves test_metro.vhd. A la barra de menús del ModelSim:
1. Trieu Compile Compile.... S'obrirà la finestra de la compilació del ModelSim. Indiqueu
que voleu compilar el fitxer metro_tb.vhd ubicat al directori .../simulation/modelsim i que
1 - 37

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
voleu desar la compilació a la biblioteca de treball (work). Recordeu que aquesta biblioteca
(directori) es troba al directori .../simulation/modelsim/gate_work.
Figura 22: Processos inclosos al fitxer metro_tb.vhd.
2. Executeu la compilació prement el botó Compile. A la finestra de biblioteques, expandiu
les biblioteques work i gate_work per comprovar que ara teniu dues entitats en elles: les
entitats metro i metro_tb. La compilació s'ha pogut realitzar amb èxit gràcies a què la
biblioteca de treball contenia l'entitat metro prèviament compilada.
3. Tanqueu la finestra de compilació del ModelSim prement el botó Done.
IV) Endegada de la simulació. A la barra de menús del ModelSim:
1. Trieu Simulate Start Simulation.... S'obrirà la finestra de l'engegada de la simulació, que
presenta vàries pestanyes.
2. Seleccioneu la pestanya del disseny. Veureu una llista amb les biblioteques disponibles.
Expandiu la biblioteca gate_work i seleccioneu el disseny metro_tb.vhd.
3. Seleccioneu la pestanya de fitxers SDF ("Standard Delay Format") i premeu el botó Add....
S'obrirà una petita finestra per a la introducció de fitxers SDF. Com a fitxer SDF, indiqueu
el fitxer metro_6_1200mv_85c_vhd_slow.sdo (podeu buscar-lo amb el navegador associat).
Com a regió on aplicar-lo, indiqueu /dut (el fitxer SDF indicat correspon al vostre disseny
del Quartus II i, per tant, al mòdul dut del banc de proves). Seleccioneu considerar els
retards màxims i valideu aquestes dades prement el botó OK.
4. Valideu les dades de la finestra de l'engegada de la simulació prement el botó OK. La
finestra principal del ModelSim canviarà d'aspecte, quedant estructurada en tres finestres, dues
a dalt i una a baix. La finestra superior esquerre presenta tres pestanyes, una corresponent a
la finestra de biblioteques, una altra a la finestra de projectes i una tercera a la finestra de
simulació, sent aquesta darrera pestanya la que està seleccionada i visualitzant-se, per tant,
la finestra de simulació. En aquesta finestra es visualitza el conjunt de mòduls que intervenen
1 - 38

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
en la simulació, entre els que es troba l'entitat metro_tb. Aquest mòdul apareix seleccionat i
expandit, observant-se que consta de tres mòduls: clock, dut i sensors. La finestra superior
dreta és la finestra d'objectes i en ella apareix una llista alfabètica dels objectes (senyals)
del mòdul seleccionat a la finestra de simulació. En aquest cas, apareixen els senyals
interns del mòdul metro_tb, els quals coincideixen amb els senyals d'entrada/sortida del
mòdul dut i, per tant, amb els senyals d'entrada/sortida del vostre disseny (clk_hf, led,
ne_final, ne_origen i nsensor). La finestra inferior continua sent la finestra de la transcripció.
La figura 23 mostra la finestra principal del ModelSim en aquesta situació.
Figura 23: Finestra del ModelSim en la simulació de l'entitat metro_tb.
V) Selecció dels senyals a visualitzar. Es pot visualitzar, en forma de cronograma, l'evolució de
tots els senyals dels elements lògics, mòduls i pads d'entrada/sortida que materialitzen el vostre
disseny sobre el dispositiu lògic programable triat. Ara bé, en general, per poder comprovar el
funcionament del vostre disseny i corregir les possibles errades comeses no cal observar-los
tots. Sovint n'hi ha prou amb observar alguns d'ells, bàsicament els senyals d'entrada/sortida
(en aquest cas, els senyals clk_hf, ne_origen, ne_final, nsensor i led), el contingut dels registres
i biestables (en aquest cas, els senyals divlimit, clk_lf, sm, sensorf i q) i els senyals de rellotge
(ja es troben entre els senyals abans indicats).
1. Poseu el ratolí sobre la finestra d'objectes i premeu el botó dret del ratolí. Es desplegarà un
menú d'accions. En aquest menú trieu Add To Wave Signals in Region. S'obrirà una
nova finestra, anomenada finestra de les formes d'ona, que permetrà observar gràficament
l'evolució dels senyals seleccionats per ser visualitzats a mesura que la simulació avanci.
Maximitzeu-la. Seguidament, feu click amb el botó dret del ratolí sobre l'espai buit destinat
a barres d'eines i seleccioneu reset a la llista de barres d'eines que us apareixerà. La figura 24
mostra la finestra de les formes d'ona en aquesta situació. En ella apareixen, a l'esquerra,
els noms dels senyals interns del mòdul metro_tb que estaven llistats a la finestra d'objectes,
però en l'ordre establert a la part declarativa de l'arquitectura de l'entitat metro_tb (senyals
1 - 39

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
nsensor, ne_final, led, ne_origen i clk_hf). Al costat d'aquests noms apareixen els valors
dels senyals en l'instant actual (també es poden fer aparèixer els valors en l'instant indicat
per un cursor). Com encara no s'ha fet avançar la simulació, el temps actual és 0 ps i tots
els senyals estan indefinits (U, "undefined"). Noteu també que el senyal led és un vector de
4 bits que es pot desplegar. A la dreta, apareix el cronograma dels senyals, en el que no
s'observa cap forma d'ona ja que no s'ha fet avançar la simulació.
2. Seleccioneu el mòdul dut a la finestra de simulació del ModelSim. A la finestra d'objectes
podreu ara veure la llista alfabètica dels senyals interns del vostre disseny. Fixeu-vos que el
nom d'aquests senyals coincideix amb el nom dels senyals observats amb el visualitzador
del mapa tecnològic a l'apartat 6.1 o amb el planificador del xip a l'apartat 6.2.
3. A la finestra d'objectes, fent click amb el botó esquerre del ratolí amb la tecla Ctrl premuda,
seleccioneu els senyals \divf|div2~q\ (és el senyal clk_lf), \divf|divlimit\ (és el vector de 24
bits divlimit), \gen-sensorf~q\ (és el senyal sensorf), \on_som|gen-q|45~head_lut_combout\
(és el senyal q1), \on_som|gen-q|46~head_lut_combout\ (és el senyal q0) i, en darrer lloc,
\on_som|gen-sm~1_combout\ (és el senyal sm).
4. Mantenint el cursor del ratolí sobre un dels senyals seleccionats a la finestra d'objectes,
premeu ara el botó dret del ratolí. Es desplegarà un menú d'accions. En aquest menú trieu
Add To Wave Selected Signals. Els senyals seleccionats s'afegiran als presents a la
finestra de formes d'ona.
Figura 24: Finestra de les formes d'ona abans de simular l'entitat metro_tb.
VI) Condicionament dels senyals visualitzats. Aquest pas permet visualitzar de manera més còmoda
els resultats. Es modificaran els noms dels senyals als noms originals, usualment més curts; es
reordenaran els senyals a l'ordre entrades, senyals interns, sortides; s'expandiran aquells senyals
que convingui (led); i s'elegirà el format apropiat per a cada un dels senyals (tots en binari,
llevat de divlimit, que convé indicar en hexadecimal). A la finestra de formes d'ona:
1. Feu doble click sobre el nom del primer senyal (/metro_tb/nsensor). S'obrirà una nova
1 - 40

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
finestra, anomenada finestra de les propietats de l'ona, amb les propietats d'aquest senyal.
Introduïu nsensor com a nom a visualitzar i valideu amb OK.
2. Repetiu el pas 1 per posar els noms originals als altres senyals (per ordre, haurien de ser els
noms ne_final, led, ne_origen, clk_hf, clk_lf, divlimit, sensorf, q1, q0 i sm).
3. Premeu el botó esquerre del ratolí sobre el nom del cinquè senyal (clk_hf) i, sense deixar-lo
anar, arrossegueu-lo a la primera de les posicions.
4. Repetiu el pas 3 per reordenar els senyals a l'ordre indicat: clk_hf, ne_origen, ne_final,
nsensor, divlimit, clk_lf, sensorf, sm, q1, q0 i led.
5. Expandiu el senyal led fent click sobre el símbol d'expansió associat.
6. Feu doble click sobre el nom del senyal divlimit. S'obrirà la finestra amb les propietats
d'aquest senyal. Trieu hexadecimal com a base numèrica ("radix") a emprar en la seva
visualització i valideu amb OK.
7. Reduïu dins el possible l'amplada de les àrees destinades als noms i als valors dels senyals
a fi de maximitzar l'àrea destinada al cronograma.
VII) Progrés de la simulació. A la finestra de la transcripció, en l'espai indicat per a la introducció de
noves comandes Tcl, escriviu la comanda run 61 us. El ModelSim avançarà 61 s en la
simulació del vostre disseny i la finestra de formes d'ona s'actualitzarà en consonància.
VIII) Anàlisi dels resultats de la simulació. A la barra de menús de la finestra de les formes d'ona:
1. Trieu View Zoom Zoom Full a fi de veure els 61 s que dura la simulació. La figura
25 mostra la pantalla de les formes d'ona en aquesta situació. Noteu que l'instant actual de
la simulació és 61000000 ps, és a dir, 61 s, i que el valor indicat dels senyals correspon a
aquest temps.
2. Trieu View Zoom Zoom In per augmentar la resolució en el temps. Podeu fer-ho
tantes vegades com calgui per observar com actuen els divisors de freqüència del mòdul divf.
Figura 25: Finestra de les formes d'ona després de simular l'entitat metro_tb.
1 - 41

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
3. Feu click amb el ratolí situat una mica després d'un canvi en algun dels senyals de sortida
led. Apareixerà un cursor vertical, anomenat cursor 1, que se situarà exactament sobre aquest
canvi, indicant-se en ps l'instant de temps corresponent a la part inferior del cursor. Preneu
nota d'aquest valor. Augmenteu la resolució en el temps al voltant del cursor fins observar
clarament els canvis en el senyal clk_hf. Feu ara click amb el ratolí després del flanc de
pujada del senyal clk_hf immediatament anterior a on éreu abans. El cursor canviarà de
lloc i us indicarà l'instant d'aquest nou canvi. Preneu nota d'aquest nou valor i calculeu el
temps que hi ha entre els dos canvis esmentats. És el retard de propagació del vostre
sistema. Emprant el mètode descrit en el punt anterior, mesureu el retards que hi ha entre el
senyal clk_hf i el senyal clk_lf i entre el senyal clk_lf i el senyal sensorf.
4. Feu una interpretació dels resultats obtinguts i, a partir d'ella, del funcionament global del
projecte metro. Quin és el funcionament del sistema que esteu simulant? És realista? Per
què els senyals sm, q i leds estan indefinits durant els 2 s inicials? Què cal fer per a què
aquests senyals deixin d'estar indefinits? Què passaria si el primer pols tingués lloc al senyal
nsensor? Què passaria si en arribar als extrems de la línia no actuessin els senyals ne_origen
o ne_final, actuant novament el senyal nsensor? Què podria passar si els polsos del senyal
nsensor fossin molt estrets, per exemple, d'un període de clk_hf? I si ho fossin els dels
senyals ne_origen o ne_final? Com haurien de ser els senyals d'entrada per inicialitzar el
sistema amb el tren a l'estació final?
5. Deseu el format de la simulació triant File Save Format.... S'obrirà una finestra que us
permetrà triar la ubicació i nom del fitxer que ha de guardar la seqüència de comandes Tcl
que cal fer per obtenir el format de la simulació actual (extensió do). Per defecte, el fitxer
s'anomena wave.do i es guarda al directori de treball .../simulation/modelsim, però aquests
valors es poden canviar. El format guardat es pot recuperar triant File Load... a la barra
de menús i seleccionat el fitxer wave.do en el navegador que s'ha obert.
IX) Noves simulacions. Es desitja definir i executar noves simulacions que il·lustrin les respostes
a algunes de les preguntes del punt anterior, tot comprovant després els resultats obtinguts.
Per fer-ho, caldrà modificar el fitxer del banc de proves metro_tb.vhd, bàsicament el procés
sensors que genera els senyals ne_origen, ne_final i nsensor. Es recomana anomenar els
successius fitxers que creareu amb noms diferents i després treballar amb els nous fitxers.
Podeu seguir el següent procediment:
1. En la barra de menús del ModelSim, trieu File Open... per llegir el fitxer del banc de
proves metro_tb.vhd, modifiqueu-lo i deseu-lo amb un altre nom al mateix directori (per
exemple, metro_tb_xxx.vhd) triant File Save As....
2. En el ModelSim, compileu el nou banc de proves test_metro_xxx.vhd. L'entitat metro_tb de
la biblioteca gate_work es modificarà, però continuarà anomenant-se igual ja que no heu
modificat el seu nom.
3. A la finestra de la transcripció del ModelSim, en l'espai indicat per a la introducció de noves
comandes Tcl, escriviu la comanda restart per esborrar la simulació anterior tot mantenint
l'ordre i format dels senyals visualitzats.
4. A la finestra de la transcripció del ModelSim, en l'espai indicat per a la introducció de noves
comandes Tcl, escriviu la comanda run 61 us per simular 61 s (si ho creieu convenient,
podeu canviar aquesta durada). La finestra de formes d'ona s'actualitzarà en consonància.
5. Repetiu els passos 1 a 4 tantes vegades com necessiteu.
IX) Acabament de les simulacions. En acabar les simulacions, trieu Simulate End Simulation a
la barra de menús del ModelSim. Es tancaran automàticament la finestra desacoblada de les
formes d'ona i les finestres acoblades d'objectes, de projectes i de la simulació, per tornar a
una situació semblant a la indicada a la figura 20.
1 - 42

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
7.2. Simulació amb un fitxer de comandes Tcl
I) Engegada del simulador ModelSim i compilació del disseny metro. El ModelSim s'engegaria
de la mateixa forma que s'ha engegat a l'apartat 7.1. La seva engegada comportaria, a més a
més, la compilació del vostre disseny (l'entitat metro apareixeria a la biblioteca gate_work).
En aquest cas, ja heu fet aquestes accions com a conseqüència de l'execució de l'apartat 7.1.
II) Edició del fitxer amb les comandes de simulació. Cal editar un fitxer de text que contingui la
seqüència de comandes Tcl que ha de generar els estímuls d'entrada al vostre disseny i fer
avançar la simulació (fitxer amb extensió do). Podeu editar aquest fitxer amb qualsevol editor
i donar-li qualsevol nom, però és convenient desar-lo en el mateix directori que el fitxer que
conté el vostre disseny (fitxer metro_6_1200mv_85c_slow.vho, que conté l'entitat metro), és a
dir, al directori .../simulation/modelsim. Seguidament es detalla el procediment a seguir en cas
d'emprar l'editor de texts del ModelSim i anomenar test_metro.do al fitxer. A la barra de menús
del ModelSim:
1. Trieu File New Source Do. S'obrirà la finestra de l'editor de texts del ModelSim,
acoblada a la dreta de la finestra de biblioteques i disposada per a l'edició d'un fitxer anomenat
Untitled-1.do. Ajusteu l'espai corresponent a aquestes dues finestres de forma que pugueu
editar el vostre fitxer amb comoditat.
2. No cal prémer la icona de plantilles de la barra del fitxer font ja que no existeixen plantilles
per a aquest tipus de fitxer.
3. Introduïu el text indicat a la figura 26 com a contingut del fitxer test_metro.do. En aquest
text, la comanda de la línia 1 ordena la simulació del disseny metro tenint en compte el
fitxer de retards metro_6_1200mv_85c_vhd_slow.sdo. A conseqüència d'aquesta comanda
s'obriran la finestra desacoblada de les formes d'ona i les finestres acoblades d'objectes, de
projectes i de la simulació. Les comandes de les línies 2-12 ordenen la incorporació dels
senyals indicats amb el format indicat a la finestra de les formes d'ona d'acord a l'ordre de
les comandes. Aquestes comandes són semblants a les comandes presents en el fitxer
wave.do obtingut a l'apartat 7.1. Noteu que s'empra la seqüència de símbols \\ per
representar el símbol \. Les comandes de les línies 13-14 generen un senyal clk_hf de
freqüència 50 MHz, simètric i amb un valor inicial 0: la comanda de la línia 13 ordena
posar el senyal clk_hf a 0 als 0 ns i repetir aquesta acció de forma indefinida cada 20 ns,
mentre que la comanda de la línia 14 ordena posar el senyal clk_hf a 1 als 10 ns i repetir
aquesta acció de forma indefinida cada 20 ns. Les comandes de les línies 15-17 forcen els
senyals ne_origen, ne_final i nsensor a 1, mentre que la comanda de la línia 18 ordena
avançar la simulació 2 s. Les comandes de les línies 19-29 defineixen, a partir de l'instant
actual, un llaç repetitiu en el que en cada iteració (cada 3 s) es genera un pols negatiu amb
una durada de 1 s en algun dels senyals ne_origen, ne_final i nsensor. La seqüència de
polsos és: un pols a ne_origen, tres polsos a nsensor, un pols a ne_final i tres polsos a
nsensor, repetint-se aquesta seqüència varis cops. Noteu que les expressions matemàtiques
es posen entre claudàtors per obtenir el valor numèric resultant de l'expressió. La comanda
de la línia 18 ordena avançar la simulació 59 s, generant-se, doncs, un total de 20 polsos
del abans esmentats. Finalment, la comanda de la línia 32 ordena veure tot el temps de
simulació (un total de 61 s) en la finestra de les formes d'ona.
4. Trieu File Save As... i deseu el fitxer al directori .../simulation/modelsim amb el nom
test_metro.do.
5. Tanqueu la finestra de l'editor de texts.
III) Execució de la simulació. A la finestra de la transcripció, en l'espai indicat per a la introducció
de noves comandes Tcl, escriviu la comanda do test_metro.do. El ModelSim executarà les
comandes presents al fitxer test_metro.do. S'obriran les finestres acoblades d'objectes, de
1 - 43

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
projectes i de la simulació i la finestra desacoblada de les formes d'ona i la simulació avançarà
alternant-se vàries vegades en pantalla la finestra principal del ModelSim i la finestra de les
formes d'ona, per acabar en la finestra principal del ModelSim.
Figura 26: Fitxer test_metro.do amb les comandes per a la simulació del disseny metro.
IV) Anàlisi dels resultats de la simulació.
1. Accediu a la finestra de les formes d'ona i maximitzeu-la. Reduïu dins el possible l'amplada
de les àrees destinades als noms i als valors dels senyals a fi de maximitzar l'àrea destinada
al cronograma.
2. Comproveu que l'instant actual de la simulació és 61000000 ps, és a dir, 61 s, i que el
valor indicat dels senyals correspon a aquest temps.
3. A la barra de menús d'aquesta finestra trieu View Zoom Zoom Full a fi de veure tota la
simulació amb el màxim detall. Comproveu que les formes d'ona obtingudes coincideixen
amb les obtingudes a l'apartat 7.1 (figura 25).
V) Noves simulacions. Per dur a terme noves simulacions, caldrà modificar el fitxer de comandes
test_metro.do i executar-lo. Es recomana anomenar els successius fitxers que creareu amb
noms diferents i després treballar amb els nous fitxers. Podeu seguir el següent procediment:
1. En la barra de menús del ModelSim, trieu File Open... per llegir el fitxer de comandes
test_metro.do, modifiqueu-lo i deseu-lo amb un altre nom al mateix directori (per exemple,
test_metro_xxx.do) triant File Save As....
2. A la finestra de la transcripció del ModelSim, en l'espai indicat per a la introducció de noves
comandes Tcl, escriviu la comanda do test_metro_xxx.do per simular de nou el vostre
disseny. La finestra de formes d'ona s'actualitzarà en consonància.
3. Repetiu els passos 1 a 2 tantes vegades com necessiteu.
1 - 44

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
VI) Acabament de les simulacions. En acabar les simulacions, trieu Simulate End Simulation a
la barra de menús del ModelSim. Es tancaran automàticament la finestra desacoblada de les
formes d'ona i les finestres acoblades d'objectes, de projectes i de la simulació. Seguidament,
tanqueu la finestra principal del ModelSim.
8. VERIFICACIÓ EXPERIMENTAL DEL DISSENY
Un cop verificat per simulació el projecte metro, el seu disseny s'ha de modificar lleugerament per
adaptar-lo a la freqüència real de funcionament. Seguidament, el projecte s'ha de compilar de nou,
incloent-hi en aquesta compilació l'etapa de generació dels fitxers necessaris per a la programació
del dispositiu ("assembler"). Disposant d'aquests fitxers, es pot procedir a programar el dispositiu
EP3C16F484C6N de la placa educativa DE0 d'ALTERA/Terasic sobre la pròpia placa (ISP o "In
System Programming"), per a la qual cosa connectareu la placa al vostre PC mitjançant el cable
anomenat "USB Blaster" i executareu en el PC un sistema de programació basat en l'estàndard
JTAG. Aquest estàndard, en principi orientat al test a nivell sistema, es basa en: 1) l'existència d'un
registre de desplaçament que recorre els diferents dispositius existents a la placa, un rera l'altre
(cadena), de forma que cada biestable d'aquest registre està associat a un senyal d'entrada/sortida
d'un dispositiu; i 2) un protocol de desplaçament en sèrie i bolcat en paral·lel de la informació,
gràcies al qual es poden forçar valors a les entrades dels dispositius i llegir l'estat de les seves
sortides. Finalment, es verificarà experimentalment el disseny.
I) Adaptació del projecte metro a la freqüència real de funcionament. Com s'ha indicat a l'apartat
3, a fi de no allargar massa les simulacions, en el disseny del projecte metro que heu realitzat
fins ara s'ha emprat un senyal de rellotge clk_lf de freqüència 5/3 MHz (període 600 ns) en
lloc d'un senyal de freqüència 5/3 Hz (període 600 ms). Ha arribat l'hora d'adaptar el projecte
metro a la freqüència real d'aquest senyal de rellotge. A tal fi, n'hi ha prou amb modificar el
divisor de freqüència que permet obtenir el rellotge de baixa freqüència clk_lf, convertint-lo
d'un divisor per N = 30 a un divisor per N = 30.000.000. Realitzeu les següents accions:
1. Obriu el fitxer divf.vhd, modifiqueu el valor de la constant limit de 15 a 15.000.000 i salveu
el fitxer.
2. A la barra de menús del Quartus II, trieu Assignments Settings... a fi d'obrir la finestra
de configuracions. En ella, seleccioneu els paràmetres del procés de compilació i marqueu
les opcions Preserve fewer node names to save disk space i Run Assembler during compilation.
Valideu els canvis fets amb OK. La finestra de configuracions es tancarà.
3. Compileu novament el projecte metro. La compilació acabarà amb èxit i 9 advertiments. El
vostre disseny continuarà requerint 69 elements lògics dels 15.408 que hi ha al dispositiu
EP3C16F484C6. En el report de la compilació, expandiu els resultats del TimeQuest Timing
Analyzer i comproveu que les màximes freqüències a les que poden oscil·lar els senyals de
rellotge del vostre disseny són molt superiors a les freqüències que heu especificat.
4. Tanqueu la finestra del report de la compilació.
II) Connexionat i alimentació de la placa educativa DE0 d'ALTERA/Terasic.
1. Sense tenir-lo endollat a la xarxa elèctrica, connecteu el cable d'alimentació al connector
d'alimentació de la placa educativa DE0 d'ALTERA/Terasic (és el connector situat al vèrtex
superior esquerre de la placa, molt proper a l'interruptor vermell de posada en marxa. No
endolleu encara a la xarxa el cable d'alimentació.
2. Connecteu l'extrem adient del cable "USB Blaster" a un port USB del vostre PC i l'altre
extrem al connector USB de la placa educativa DE0 d'ALTERA/Terasic. Aquest connector
està situat a la dreta del connector d'alimentació.
1 - 45

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
3. Verifiqueu que el commutador SW11, que es troba a l'esquerra dels set-segments, es troba
a la posició RUN. Amb aquest commutador en aquesta posició succeeixen dues coses: en
primer lloc, es transfereix el contingut de la memòria EEPROM sèrie EPCS4 al dispositiu
lògic programable EP3C16F484C6N cada cop que es dóna alimentació a la placa i, en segon
lloc, quan es fa una programació es programa directament el dispositiu lògic programable
EP3C16F484C6N. En canvi, si aquest commutador es trobés en la posició PROG, no es
transferiria el contingut de la memòria EEPROM al dispositiu lògic programable en donar
alimentació a la placa i, d'altra banda, en fer una programació es programaria la memòria
EEPROM en lloc del dispositiu lògic programable.
4. Endolleu el cable d'alimentació a la xarxa elèctrica.
5. Premeu l'interruptor vermell de posada en marxa. Com el commutador SW11 es troba en la
posició RUN, el dispositiu lògic programable es programa amb el contingut de la memòria
EEPROM i comença a treballar en la forma establerta per aquest contingut. La memòria
EEPROM conté, de fàbrica, una aplicació de prova de la placa que, entre d'altres coses, fa
que tots els set-segments visualitzin cíclicament els dígits hexadecimals 0 a F i que els LEDs
s'encenguin i apaguin simulant una oscil·lació lluminosa. Això és el que hauríeu d'observar.
III) Engegada del programador i selecció del hardware. A la barra de menús del Quartus II:
1. Trieu Tools Programmer. S'obrirà la finestra del programador del Quartus II. Modifiqueu
les seves dimensions fins que presenti un aspecte semblant a l'indicat a la figura 27.
2. És molt probable que en aquesta finestra s'indiqui que no teniu cap hardware de programació
seleccionat amb el text "No hardware" en un camp a l'efecte. Per seleccionar-lo, premeu el
botó Hardware Setup.... Apareixerà la finestra d'aquesta utilitat amb dues pestanyes.
3. Trieu la pestanya Hardware Settings i seleccioneu USB-Blaster com a tipus de hardware fent
doble click damunt d'aquesta opció. Aquesta opció apareixerà com a hardware seleccionat.
Tanqueu la finestra prement el botó Close.
Figura 27: Finestra del programador de l'entorn Quartus II.
IV) Definició de la configuració de la cadena JTAG. Aquesta configuració és una llista ordenada
amb els noms dels fitxers de programació que voleu transmetre per la cadena JTAG. L'ordre
1 - 46

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
dels fitxers en la llista ha de correspondre, en cas d'haver-hi varis dispositius a la placa, a
l'ordre dels dispositius en la cadena. Un cop definida, la configuració de la cadena JTAG es
pot salvar en un fitxer que es pot utilitzar més endavant per evitar haver-la de tornar a definir.
1. Seleccioneu JTAG com a mode de programació.
2. Comproveu que a la llista només teniu el fitxer metro.sof i que aquest fitxer està concebut
per al dispositiu lògic programable EP3C16F484. Si no és així, esborreu tots els fitxers de
la llista (seleccioneu i premeu el botó Delete) i afegiu el fitxer en qüestió que s'ha de trobar
al directori de treball del Quartus II (premeu el botó Add File... i cerqueu el fitxer).
3. Premeu el botó Auto Detect per a què el sistema verifiqui de forma automàtica si la vostra
llista de fitxers de programació és compatible amb la cadena de dispositius que formen la
cadena JTAG. Si tot ho heu fet bé, no hauríeu d'obtenir cap missatge d'error.
V) Programació del dispositiu lògic programable EP3C16F484C6N.
1. Marqueu l'opció Program/Configure associada al fitxer de programació que heu introduït.
2. Premeu el botó Start de la finestra del programador. Observareu com avança la seqüència
de programació.
3. Triant File Save a la barra de menús de la finestra del programador, deseu la cadena de
programació que teniu definida en un fitxer anomenat per defecte metro.cdf.
4. Tanqueu la finestra del programador del Quartus II.
VI) Verificació experimental del disseny.
1. Com estan inicialment els LEDs? En quina situació (estació, sentit de moviment) es troba
el tren? Per què s'ha inicialitzat així el vostre disseny?
2. Premeu el polsador BUTTON0 de la placa (el situat més a la dreta), que genera el senyal
ne_origen. Com passen a estar els LEDs? En quina estació es troba el tren? És correcte?
3. Premeu el polsador BUTTON2 de la placa (el situat més a l'esquerra), que genera el senyal
ne_final. Com passen a estar els LEDs? En quina estació es troba el tren? És correcte?
4. Premeu, durant un mínim de 600 ms, el polsador BUTTON1 de la placa (el situat enmig),
que genera el senyal nsensor. Com passen a estar els LEDs? En quina estació es troba ara
el tren? És correcte?
5. Repetiu el punt 4 fins arribar a l'altre extrem de la línia, però canviant la durada del pols.
Comproveu que és el que passa (sovint, no sempre) quan el pols generat amb BUTTON1
és molt curt.
6. Continueu excitant els senyals d'entrada al vostre disseny tal com heu fet a la simulació. És
correcte el funcionament del vostre disseny?
VII) Desconnexió de la placa, preservació del projecte i sortida de l'entorn. Un cop completada la
verificació experimental, feu el següent procediment per desconnectar la placa i sortir de
l'entorn:
1. Premeu l'interruptor vermell de posada en marxa per deixar d'alimentar la placa.
2. Desendolleu de la xarxa elèctrica el cable d'alimentació.
3. Desconnecteu el cable d'alimentació de la placa.
4. Desconnecteu el cable "USB Blaster" de la placa i del PC.
5. Guardeu tota la informació relativa al projecte triant File Save Project a la barra de
menús del Quartus II.
6. Tanqueu el projecte triant File Close Project a la barra de menús del Quartus II.
7. Tanqueu la finestra principal del Quartus II per tornar a Windows.
1 - 47

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 1
9. AMPLIACIÓ DEL PROJECTE
Es proposa que modifiqueu el projecte ampliant-lo a un total de set estacions. Es recomana que feu
una còpia del directori del projecte metro (directori metro4) sobre un altre directori (per exemple,
un anomenat metro7) i que comenceu obrint el projecte metro que es troba al nou directori. Noteu
que el projecte es pot dir igual que l'anterior ja que està ubicat a un altre directori.
Modifiqueu adientment els fitxers on_som.bdf, s_fix.vhd, s_int.vhd, divf.vhd i metro.bdf. Noteu que
les entrades del sistema seran les mateixes i que el nombre de sortides s'incrementaran a 7 (led6 a
led0). També necessitareu un bit més per codificar l'estat q del metro.
Compileu el projecte tot mantenint la ubicació en el xip dels senyals abans existents i assignant a les
tres sortides addicionals (led6 a led4) els pins PIN_C1, PIN_E1 i PIN_F2 del xip, respectivament. No
cal que torneu a fixar els altres paràmetres i/o opcions que condicionen la compilació, ja que
aquests van quedar registrats en el projecte anterior.
Simuleu el projecte per veure si és correcte. Haureu de modificar adientment l'evolució de les
entrades al sistema, ja que ara hi ha sis sortides d'estació en un recorregut d'extrem a extrem de la
línia. No cal que modifiqueu la durada total de la simulació (simulareu menys recorreguts). Pareu
atenció al divisor de freqüència que cal emprar en les simulacions.
Un cop verificat el projecte via simulació, modifiqueu el divisor de freqüència per obtenir la versió
emprada en la verificació experimental. Compileu la nova versió.
Programeu el dispositiu EP3C16F484C6N de la placa educativa DE0 d'ALTERA/Terasic amb la
nova versió del projecte.
Verifiqueu el disseny experimentalment tot actuant sobre els polsadors BUTTON2 a BUTTON0 de
la placa educativa DE0 d'ALTERA/Terasic.
1 - 48

SISTEMES ELECTRÒNICS
ÍNDEX
DIGITALS
PRÀCTICA 2
INTRODUCCIÓ AL DISSENY DE SISTEMES
DIGITALS EMPRANT VHDL
1. OBJECTIUS .................................................................................................................................... 3
2. PREPARACIÓ ................................................................................................................................. 3
3. ESPECIFICACIONS ....................................................................................................................... 4
4. ESTRUCTURA I COMPORTAMENT DEL CIRCUIT ................................................................. 5
5. BIBLIOTEQUES D'USUARI ......................................................................................................... 8
6. EDICIÓ DEL DISSENY ............................................................................................................... 10
6.1. Implementació de la biblioteca d'usuari bibsed del Quartus II. .............................................. 11
6.2. Implementació de la biblioteca d'usuari compilada bibsed del ModelSim. ............................ 12
6.3. Creació del projecte cronometre. ............................................................................................ 13
6.4. Implementació de l'entitat cronometre. ................................................................................... 13
7. COMPILACIÓ I VERIFICACIÓ FUNCIONAL DEL DISSENY ............................................... 18
7.1. Preparació de l'entorn i generació de la base de dades del disseny (anàlisi i síntesi) ............. 18
7.2. Simulació funcional del projecte. ............................................................................................ 18
8. COMPILACIÓ I VERIFICACIÓ TEMPORAL DEL DISSENY ................................................. 19
8.1. Preparació de l'entorn i compilació completa del projecte. .................................................... 19
8.2. Simulació temporal del projecte. ............................................................................................ 20
9. IMPLEMENTACIÓ DEL DISSENY SOBRE EL DISPOSITIU LÒGIC PROGRAMABLE ..... 22

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
2 - 2

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
INTRODUCCIÓ AL DISSENY DE SISTEMES DIGITALS EMPRANT VHDL
1. OBJECTIUS
Aquesta pràctica té per objectiu aprofundir en la metodologia de disseny de circuits digitals descrits
totalment en VHDL. A tal fi, es desitja dissenyar en VHDL un cronòmetre que, a partir d'un senyal
periòdic clk100 de freqüència 100 Hz, comptabilitzi el temps transcorregut (segons i centèsimes de
segon) i el mostri en un visualitzador integrat per quatre set-segments en ànode comú. El cronòmetre
ha de tenir una resolució de 0,01 segons i ha de poder visualitzar un temps màxim de 99,99 segons.
Aquest cronòmetre s'ha d'implementar sobre el dispositiu lògic programable EP3C16F484C6N de la
família Cyclone III d'ALTERA existent a la placa educativa DE0 d'ALTERA/Terasic fent servir els
paquets de CAD electrònic Quartus II i ModelSim introduïts a la pràctica 1.
Ara bé, en aquesta pràctica es demana que verifiqueu el funcionament del vostre disseny en VHDL
abans de procedir a la seva síntesi sobre el dispositiu lògic programable. Aquesta verificació es pot fer
amb el simulador de llenguatges de descripció de hardware ModelSim, si bé emprant-lo de forma
quelcom diferent a com ha estat emprat a la pràctica 1. En la pràctica 1, el simulador va partir d'una
descripció estructural totalment plana del vostre disseny, la qual vàreu obtenir dins un únic fitxer
amb extensió vho en sintetitzar-lo sobre el dispositiu lògic programable. Aquesta descripció estructural
totalment plana era de baix nivell, basada en uns components que representaven els elements lògics
(LEs) del dispositiu lògic programable, i en ella havien desaparegut alguns senyals del vostre disseny
original, com ara els senyals yn, sf o si. A més a més, disposàveu d'un fitxer amb extensió sdo que
contenia els retards dels senyals sintetitzats. En canvi, ara es vol partir d'una descripció d'alt nivell
del vostre disseny, en part estructural i en part funcional, i molt sovint integrada per varis fitxers
amb extensió vhd en ser una descripció jeràrquica en la que s'utilitzen components no estàndards
prèviament definits per l'usuari i localitzats dins biblioteques d'usuari. A més a més, voleu veure
tots els vostres senyals, dels quals desconeixeu els retards que tindran en una implementació física.
En aquesta pràctica també es vol fer èmfasi en la creació i utilització de biblioteques d'usuari, les
quals contindran paquets amb components definits per l'usuari que podran ser emprats, no només en
el disseny d'aquesta pràctica, sinó també en altres possibles futurs dissenys.
Un cop verificat el funcionament del vostre disseny en VHDL, procedireu a sintetitzar-lo sobre el
dispositiu lògic programable EP3C16F484C6N i a verificar el seu comportament temporal.
Finalment, per verificar experimentalment el disseny, programareu el dispositiu EP3C16F484C6N
existent a la placa educativa DE0 d'ALTERA/Terasic. Recordeu que en aquesta placa només es
disposa d'un senyal de rellotge clkin de freqüència 50 MHz i, en conseqüència, caldrà incorporar un
divisor de freqüència addicional que permeti obtenir el senyal de rellotge clk100 a partir del senyal
de rellotge clkin (divisor per 500.000). Es recomana que aquest divisor de freqüència es redueixi a
la mínima expressió (divisor per 2) en les fases de verificació del vostre disseny mitjançant simulació
descrites anteriorment a fi de reduir el temps d'execució de les simulacions.
2. PREPARACIÓ
Repasseu l'enunciat de la pràctica 1, en la que es va introduir el paquet de CAD electrònic Quartus II,
a fi de refrescar la metodologia de disseny a seguir. Llegiu-vos detingudament tot l'enunciat d'aquesta
pràctica, fixant-vos especialment en els nous coneixements de VHDL introduïts. Analitzeu el codi
VHDL dels diferents elements que constitueixen el disseny.
2 - 3

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
3. ESPECIFICACIONS
Com s'ha indicat a l'apartat d'objectius, es desitja dissenyar un cronòmetre que, a partir d'un senyal
periòdic de freqüència 100 Hz, comptabilitzi el temps que ha passat des de la posada en marxa del
cronòmetre i el mostri en un visualitzador integrat per quatre set-segments en ànode comú emprant
el format "SS.CC", on SS són els segons i CC les centèsimes de segon, estant ambdues quantitats
separats per un punt decimal. En cas d'excedir el temps màxim que es pot visualitzar (99,99 segons),
es mostrarà pel visualitzador una indicació d'error amb el text " Err" (noteu que el caràcter mostrat
pel primer set-segments és un espai en blanc).
Per a la posada en marxa i aturada del cronòmetre es disposa d'un polsador a l'efecte, denominat
START/STOP. Quan es prem aquest polsador estant el cronòmetre aturat, el temps s'inicialitza a 0 i
el cronòmetre es posa en marxa, mostrant-se el temps en curs en el visualitzador. Quan es prem
aquest polsador estant el cronòmetre en marxa, el cronòmetre s'atura, mostrant-se el temps final en
el visualitzador. Inicialment, el cronòmetre està aturat i inicialitzat a 0.
El sistema disposa d'un segon polsador, denominat ACTUAL/MEM, que permet memoritzar el temps
en curs en un registre i visualitzar el contingut d'aquest registre. Quan el cronòmetre està en marxa i
es prem aquest polsador, el temps en curs queda memoritzat en el registre, perdent-se el contingut
que aquest registre pogués tenir llavors (per exemple, un altre valor memoritzat amb anterioritat).
Quan el cronòmetre està aturat, el valor mostrat en el visualitzador es pot seleccionar entre el temps
final i el temps memoritzat al registre actuant sobre el polsador ACTUAL/MEM: cada nova premuda
d'aquest polsador permet commutar de la variable visualitzada a l'altra. Tant si s'està mostrant un
dels temps o l'altre, el registre es posa a 0 i es passa a veure el temps en curs quan es prem el
polsador START/STOP.
Els quatre set-segments que s'empren en el sistema són de tipus ànode comú (connectat a VCC) i es
comanden directament des del dispositiu lògic programable (els buffers de sortida s'encarreguen de
limitar el corrent). Cada segment es controla via una sortida independent activa per nivell baix: un
nivell baix ("0") a la sortida implica segment il·luminat, mentre que un nivell alt a la sortida ("1")
implica segment apagat. Els quatre set-segments de la placa educativa DE0 d'ALTERA/Terasic es
troben precablejats, forçant la ubicació dels senyals que els controlen. El mateix succeeix amb els
corresponents punts decimals, els quals convé també controlar a fi d'evitar que s'encenguin/apaguin
discrecionalment en virtut del resultat de la compilació del projecte.
Els polsadors de la placa educativa DE0 d'ALTERA/Terasic estan precablejats i actuen per nivell
baix, és a dir, estan normalment a nivell alt ("1") i generen un nivell baix ("0") quan es premen. Com
a polsador START/STOP s'emprarà el polsador BUTTON2 i com a polsador ACTUAL/MEM, el
polsador BUTTON1.
No es considera cap senyal global d'inicialització, ja que el dispositiu EP3C16F484C6N incorpora
un mecanisme de "power-on reset" que serveix per inicialitzar a 0 el contingut de tots els biestables i
registres del vostre disseny quan es configura el dispositiu lògic programable.
En conseqüència, el circuit digital a dissenyar ha de presentar les següents entrades i sortides:
- clkin: Senyal de rellotge de freqüència 50 MHz actiu per flanc de pujada. Aquest
senyal entra a un divisor de freqüència per 500.000 encarregat de generar el
senyal de rellotge clk100 de freqüència 100 Hz. En les simulacions, aquest
divisor de freqüència queda reduït a un divisor per 2. Es connecta al pin G21
del xip.
2 - 4

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
- nstart_nstop: Entrada provinent del polsador START/STOP (BUTTON2) emprat per posar
en marxa i aturar el cronòmetre. Presenta un nivell alt en repòs i un nivell
baix quan es prem el polsador. Es connecta al pin F1 del xip.
- nactual_nmem: Entrada provinent del polsador ACTUAL/MEM (BUTTON1) emprat per
seleccionar el paràmetre visualitzat. Presenta un nivell alt en repòs i un nivell
baix quan es prem el polsador. Es connecta al pin G3 del xip.
- nss_decenes_s(6..0): Sortides de control dels segments g, f, e, d, c, b i a, respectivament, del setsegments
HEX3 destinat a visualitzar les desenes dels segons. Són actives
per nivell baix. Es connecten, respectivament, als pins G15, D19, C19, B19,
A19, F15 i B18 del xip.
- nss_unitats_s(6..0): Sortides de control dels segments g, f, e, d, c, b i a, respectivament, del setsegments
HEX2 destinat a visualitzar les unitats dels segons. Són actives
per nivell baix. Es connecten, respectivament, als pins F14, B17, A17, E15,
B16, A16 i D15 del xip.
- nss_decenes_c(6..0): Sortides de control dels segments g, f, e, d, c, b i a, respectivament, del setsegments
HEX1 destinat a visualitzar les desenes de les centèsimes de segon.
Són actives per nivell baix. Es connecten, respectivament, als pins A15,
E14, B14, A14, C13, B13 i A13 del xip.
- nss_unitats_c(6..0): Sortides de control dels segments g, f, e, d, c, b i a, respectivament, del setsegments
HEX0 destinat a visualitzar les unitats de les centèsimes de segon.
Són actives per nivell baix. Es connecten, respectivament, als pins F13, F12,
G12, H13, H12, F11 i E11 del xip.
- npd_desenes_s: Sortida de control del punt decimal del set-segments HEX3 que visualitza
les desenes dels segons. És activa per nivell baix. Es connecta al pin G16
del xip, en el que es força sempre un nivell alt (punt decimal apagat).
- npd_ unitats_s: Sortida de control del punt decimal del set-segments HEX2 que visualitza les
unitats dels segons. És activa per nivell baix. Es connecta al pin A18 del xip.
- npd_desenes_c: Sortida de control del punt decimal del set-segments HEX1 que visualitza
les desenes de les centèsimes de segon. És activa per nivell baix. Es
connecta al pin B15 del xip, en el que es força sempre un nivell alt (punt
decimal apagat).
- npd_ unitats_c: Sortida de control del punt decimal del set-segments HEX0 que visualitza les
unitats de les centèsimes de segon. És activa per nivell baix. Es connecta al
pin D13 del xip, en el que es força sempre un nivell alt (punt decimal apagat).
4. ESTRUCTURA I COMPORTAMENT DEL CIRCUIT
Des d'un punt de vista estructural, i tal com es mostra al diagrama de blocs del circuit representat a
la figura 1, el circuit a dissenyar es pot implementar amb els següents mòduls:
- Un divisor de freqüència que genera el senyal de rellotge clk100 a partir del senyal de rellotge
d'entrada clkin. És un divisor per 500.000 que es redueix a un divisor per 2 en les simulacions. El
senyal clk100 s'empra per comandar tots els altres mòduls seqüencials que integren el sistema.
2 - 5

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
nstart_nstop
nactual_nmem
clkin
DIV.
FREQ.
nstart_nstop_s
FF DETECT.
FLANC
BAIXADA
FF
clk100
LÒGICA
nactual_nmem_s
nss_desenes_s
nss_unitats_s nss_desenes_c nss_unitats_c
npd_desenes_s npd_unitats_s npd_desenes_c npd_unitats_c
Figura 1: Diagrama de blocs del circuit.
- Dos biestables, que sincronitzen les entrades asíncrones nstart_nstop i nactual_nmem del sistema
amb el senyal de rellotge clk100. Donen lloc als senyals síncrons nstart_nstop_s i nactual_nmem_s,
que possibiliten que tota la resta del sistema comandat pel senyal de rellotge clk100 esdevingui un
sistema seqüencial síncron. Així s'eviten carreres en el subministrament de valors actualitzats als
altres biestables del sistema i violacions dels seus temps de preestabliment i manteniment. A més a
més, en mostrejar els senyals nstart_nstop i nactual_nmem a una freqüència de 100 Hz, es filtren
els rebots ocasionats en commutar els polsadors, els quals tenen una durada inferior a 10 ms.
- Dos detectors de flancs de baixada en els senyals nstart_nstop_s i nactual_nmem_s, que generen,
respectivament, els senyals nstart_nstop_fb i nactual_nmem_fb. Aquests senyals presenten un pols
positiu amb una durada d'un pols de rellotge cada cop que es detecta un flanc de baixada en el
corresponent senyal d'entrada.
- Un comptador de 4 dígits en BCD natural, integrat per una cadena de 4 comptadors d'un dígit en
BCD natural que compten, respectivament, les unitats de les centèsimes de segon (0 a 9), les
2 - 6
DETECT.
FLANC
BAIXADA
AUTÒMAT DE CONTROL
controls
COMPTADOR
des.
seg.
des.
seg.
unit.
seg.
CANVIADOR
DE CODI
BCD a SS-LN
des.
cent.
SELECTOR
unit.
seg.
CANVIADOR
DE CODI
BCD a SS-LN
unit.
cent.
nstart_nstop_fb
nactual_nmem_fb
des.
seg.
REGISTRE
des.
cent.
unit.
seg.
CANVIADOR
DE CODI
BCD a SS-LN
controls
des.
cent.
unit.
cent.
control
unit.
cent.
CANVIADOR
DE CODI
BCD a SS-LN
1

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
desenes de les centèsimes de segon (0 a 9), les unitats dels segons (0 a 9) i les desenes dels segons
(0 a 9). Aquests comptadors d'un dígit en BCD natural (4 bits) també admeten carregar-se a valors
que no corresponen al codi BCD natural a fi de registrar els caràcters alfabètics existents al text
" Err". Se suggereix emprar el valor binari 1010 per representar el caràcter "E", el valor binari 1011
per representar el caràcter "r" i el valor binari 1111 per representar l'espai en blanc. Si es considera
que l'operació d'increment és especial (del valor "9999" es passa al valor " Err" i d'aquest valor es
passa a ell mateix), només cal que el comptador es pugui inicialitzar a "0000", incrementar en una
centèsima de segon (increment especial), i mantenir. Per indicar l'operació a fer n'hi ha prou amb
dos senyals síncrons de control: posada a 0 i habilitació del comptatge.
- Un registre paral·lel de 4 dígits en BCD natural, que memoritza un temps expressat en unitats de
centèsimes de segon, desenes de centèsimes de segon, unitats de segons i desenes de segons. Aquest
registre també admet carregar-se a valors que no corresponen al codi BCD natural a fi de permetre
visualitzar el text " Err". El registre s'ha de poder inicialitzar a "0000", mantenir, i actualitzar a un
nou valor. N'hi ha prou amb dos senyals síncrons de control: posada a 0 i càrrega en paral·lel.
- Un selector, que selecciona el paràmetre temporal a visualitzar (temps memoritzat al comptador o
temps memoritzat al registre). Per controlar-lo, només cal un senyal de selecció.
- Un autòmat de control, que genera els senyals que controlen el funcionament del comptador, del
registre i del selector abans esmentats. El cronòmetre passa d'aturat a marxa en detectar-se un
flanc de baixada en el senyal nstart_nstop_s estant el cronòmetre aturat, i passa de marxa a aturat
en detectar-se un flanc de baixada en el senyal nstart_nstop_s estant el cronòmetre en marxa. El
comptador i el registre s'inicialitzen a "0000" en connectar l'alimentació i en posar en marxa el
cronòmetre. El valor del comptador s'ha d'incrementar mentre el cronòmetre estigui en marxa (els
increments dels valors "9999" i " Err" són especials, però són increments). Si es desitja precisió, el
registre s'ha d'actualitzar amb el valor al que s'actualitza el comptador en el moment de detectar-se
un flanc de baixada en el senyal nactual_nmem_s estant el cronòmetre en marxa. Aquest valor
coincideix amb el valor del comptador en el següent període del rellotge. Si el vol emprar el valor
contingut en el comptador com a dada a carregar en el registre, cal endarrerir la generació del
senyal de càrrega en paral·lel un període de rellotge respecte a la detecció de l'esmentat flanc de
baixada. Quan el cronòmetre està en marxa, es visualitza sempre el temps memoritzat al comptador.
Quan el cronòmetre està aturat, es canvia de paràmetre visualitzat en detectar un flanc de baixada
del senyal nactual_nmem_s. L'autòmat de control presenta els següents tres estats: aturat_actual,
en el que el cronòmetre està aturat i es visualitza el temps del comptador (és l'estat inicial de
l'autòmat); aturat_mem, en el que el cronòmetre està aturat i es visualitza el temps del registre; i
marxa, en el que el cronòmetre està en marxa i es visualitza el temps del comptador. La figura 2
mostra el diagrama de transicions de l'autòmat de control, mentre que la figura 3 mostra un diagrama
temporal de la seva evolució.
- Quatre convertidors de codi BCD natural (ampliat amb codis associats als caràcters alfabètics del
text " Err") a codi set-segments amb sortides actives per nivell baix, que subministren els senyals
nss_desenes_s, nss_unitats_s, nss_desenes_c i nss_unitats_c.
ATURAT
ACTUAL
(inicial)
nstart_nstop_fb
nstart_nstop_fb
(POSADA EN MARXA)
MARXA
nstart_nstop_fb' · nactual_nmem_fb
Figura 2: Diagrama de transicions de l'autòmat de control.
2 - 7
nstart_nstop_fb
nstart_nstop_fb' · nactual_nmem_fb
ATURAT
MEM

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
clk100
nstart_nstop_f
b
nactual_nmem_f
b
estat
comptador
registre
visualització
Figura 3: Diagrama temporal amb l'evolució de l'autòmat de control.
- Una lògica que controla la sortida activa per nivell baix del punt decimal corresponent a les unitats
de segons, sortida que depèn del valor visualitzat (només val 1 quan es visualitza el valor " Err").
Les altres sortides de punts decimals estan sempre al valor 1 (punts decimals apagats).
5. BIBLIOTEQUES D'USUARI
ATURAT
ACTUAL MARXA ATURAT
ACTUAL
SS
CC
SS
CC
SS
CC
00
00
00
00
00
01
00
01
00
02
00
02
00
00
00
03
00
03
00
04
00
04
00
05
00
05
00
06
00
06
L'objectiu principal de la pràctica és concebre una entitat en VHDL que descrigui el circuit que heu
de dissenyar. Aquesta entitat la denominarem cronometre, estarà en el màxim nivell de la jerarquia
del vostre disseny i la materialitzareu dins un fitxer anomenat cronometre.vhd.
Com es desprèn del diagrama de blocs del circuit a dissenyar mostrat a la figura 1, el circuit empra
per quadruplicat un mòdul no estàndard, la funció del qual és convertir una paraula d'un codi BCD
natural ampliat amb algunes lletres a codi set-segments. Aquest mòdul el denominarem bcd_err_nss.
A fi de no haver d'introduir quatre vegades el codi VHDL que descriu el comportament del mòdul
bcd_err_nss, és convenient concebre'l com un component que després es pugui incorporar vàries
vegades al vostre disseny. A tal fi cal fer les següents dues accions:
- Crear una entitat anomenada bcd_err_nss que descrigui el mòdul del mateix nom, tant pel que fa a
les seves entrades i sortides com a la seva implementació. En tractar-se d'un circuit combinacional,
la seva implementació es pot descriure mitjançant el seu comportament, el qual queda establert per
la seva taula de la veritat.
- Declarar un component anomenat com l'entitat, bcd_err_nss, que després es podrà incorporar les
vegades que calgui al vostre disseny, cada incorporació concretant les connexions adients.
Si aquest component no s'ha d'emprar en cap més disseny, la declaració del component pot fer-se a
la part declarativa de l'arquitectura de l'entitat cronometre. Més endavant, dins del cos de l'esmentada
arquitectura, podreu incloure tantes unitats d'aquest component com vulgueu. Per la seva banda,
l'entitat bcd_err_nss pot incloure's en el fitxer cronometre.vhd (per exemple, darrera de la descripció
de l'entitat cronometre) o bé en un fitxer a part, fitxer que estaria bé anomenar bcd_err_nss.vhd.
Si s'inclou l'entitat bcd_err_nss en el fitxer cronometre.vhd, el projecte del Quartus II només haurà
d'incloure el fitxer cronometre.vhd. Si no s'inclou l'entitat bcd_err_nss en el fitxer cronometre.vhd,
el projecte del Quartus II o bé haurà d'incloure els dos fitxers cronometre.vhd i bcd_err_nss.vhd o
bé podrà incloure només el fitxer cronometre.vhd a condició de què el fitxer bcd_err_nss.vhd es
trobi al directori de treball, és a dir, al mateix directori que el fitxer cronometre.vhd, obtenint-se en
aquest darrer cas un advertiment més en la compilació del projecte per aquest motiu.
2 - 8
00
07
00
07
00
08
00
08
00
09
00
09
00
10
00
05
ATURAT
MEM
00
10
00
05
ATURAT
ACTUAL
00
10

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
En canvi, si aquest component s'ha d'emprar en altres dissenys, és millor incorporar-lo dins un paquet
d'una biblioteca d'usuari, per exemple dins el paquet moduls de la biblioteca bibsed. Si la biblioteca
bibsed ja està implementada, dins el fitxer cronometre.vhd només haureu de declarar que bibsed és
una biblioteca i que voleu emprar els components presents al paquet moduls de la biblioteca bibsed
abans de començar a descriure l'entitat cronometre. Més endavant, dins el cos de l'arquitectura de
l'entitat cronometre, podreu incloure tantes unitats d'aquest component com vulgueu.
En aquesta pràctica optarem per aquesta darrera possibilitat, potser quelcom més complexa que les
exposades abans, però molt més útil de cara a la reutilització dels components. A l'apartat 1 ja es va
avançar que la creació i utilització de biblioteques d'usuari era un dels objectius d'aquesta pràctica.
En l'entorn integrat pel Quartus II en combinació amb el simulador ModelSim, quan es parla d'una
biblioteca d'usuari es contemplen, en realitat, dues biblioteques diferents: la biblioteca del Quartus II i
la corresponent biblioteca compilada del ModelSim. Aquesta biblioteca compilada només es necessita
quan es volen fer simulacions funcionals amb el ModelSim abans de sintetitzar sobre el dispositiu
lògic programable el disseny que utilitza dita biblioteca (simulacions de fitxers amb extensió vhd).
Les simulacions de dissenys ja sintetitzats (simulacions d'un fitxer amb extensió vho) no requereixen
de les biblioteques d'usuari, ja que la nova descripció estructural i totalment plana en VHDL del
disseny no empra els components inclosos en aquestes biblioteques.
Cada biblioteca d'usuari del Quartus II es troba implementada sobre un directori que té per nom el
nom de la biblioteca. De la mateixa manera, cada biblioteca d'usuari compilada del ModelSim es
troba implementada sobre un directori que té per nom el nom de la biblioteca. Els dos directoris
associats a una biblioteca d'usuari poden ser el mateix (és a dir, tenir el mateix camí), però el més
habitual és que siguin dos directoris diferents (és a dir, amb camins diferents).
Les biblioteques d'usuari del Quartus II només contenen fitxers amb extensió vhd. Dins aquests
fitxers es troben declarats i implementats els paquets, components, funcions, entitats, arquitectures,
etc. que integren la biblioteca. En canvi, les corresponents biblioteques compilades del ModelSim
contenen una col·lecció de subdirectoris, cada un corresponent a un objecte (paquet o entitat) de la
biblioteca. Aquesta col·lecció de subdirectoris s'obté en compilar els fitxers de la biblioteca d'usuari
del Quartus II amb el ModelSim i és convenient no haver de repetir aquesta compilació per a cada
projecte que empra l'esmentada biblioteca.
L'exposat als tres paràgrafs anteriors també és parcialment vàlid per a les biblioteques predefinides
del VHDL que es troben al vostre abast, com ara les biblioteques ieee i altera. En aquest cas, però,
es parla de biblioteques precompilades, ja que la compilació amb el ModelSim s'ha fet prèviament a
la distribució del programari i no s'ha de tornar a fer. Les biblioteques predefinides del Quartus II
estan ubicades sota el directori .../Altera/10.0sp1/quartus/libraries/vhdl, mentre que les corresponents
biblioteques precompilades del ModelSim es troben localitzades sota dos directoris diferents amb
camins .../Altera/10.0sp1/modelsim_ase i .../Altera/10.0sp1/modelsim_ase/altera/vhdl.
El ModelSim empra biblioteques precompilades tant si es fan simulacions funcionals de dissenys
abans de ser sintetitzats amb el Quartus II sobre un dispositiu lògic programable (simulacions de
fitxers amb extensió vhd) com si es fan simulacions de dissenys ja sintetitzats amb el Quartus II
(simulacions d'un fitxer amb extensió vho).
Hi ha dues formes d'operar per a no obtenir errors quan es compila amb el Quartus II un disseny que
empra biblioteques d'usuari.
Una primera possibilitat és incloure en el projecte tots els fitxers que contenen elements emprats en
el disseny, inclosos els pertanyents a biblioteques d'usuari. Per exemple, en el nostre cas, a més a més
2 - 9

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
del fitxer cronometre.vhd, caldria incloure el fitxer o els fitxers que continguessin el paquet moduls
i l'entitat bcd_err_nss. En aquesta forma d'operar, els elements que integren les biblioteques d'usuari
poden distribuir-se en un o varis fitxers, els quals poden anomenar-se de qualsevol manera. A més a
més, les biblioteques d'usuari poden estar ubicades en qualsevol lloc i no cal incloure-les en el
projecte. Es recomana ubicar les biblioteques d'usuari en el mateix dispositiu d'emmagatzematge en
el que ubiqueu els vostres projectes.
La segona possibilitat és implementar cada element de les biblioteques d'usuari en un fitxer diferent
que tingui el mateix nom que l'element (en el present cas, el paquet moduls en un fitxer moduls.vhd
i l'entitat bcd_err_nss en un fitxer bcd_err_nss.vhd), ubicar les biblioteques d'usuari sota el directori
.../Altera/10.0sp1/quartus/libraries/vhdl (en el present cas, la biblioteca bibsed integrada pels fitxers
moduls.vhd i bcd_err_nss.vhd) i incloure en el projecte el fitxer amb l'entitat de més alt nivell i les
biblioteques d'usuari emprades (en el present cas, el fitxer cronometre.vhd i la biblioteca bibsed).
Aquesta alternativa pot semblar millor, però recordeu que en els ordinadors del laboratori docent es
restitueix una imatge del disc que no conté les biblioteques d'usuari cada cop que els ordinadors es
posen en marxa. Si s'opta per aquesta alternativa, caldrà que tingueu un back-up de les biblioteques
d'usuari i que les copieu sota el directori .../Altera/10.0sp1/quartus/libraries/vhdl abans de començar a
treballar amb el Quartus II. Això no serà necessari en els vostres ordinadors personals. Es recomana
ubicar el back-up de les biblioteques d'usuari en el mateix dispositiu d'emmagatzematge en el que
ubiqueu els vostres projectes.
Tant si s'opta per la primera alternativa com per la segona, i a no ser que hagueu fet prèviament una
sèrie d'accions, el ModelSim us donarà un error en cridar-lo des del Quartus II per fer una simulació
funcional abans de sintetitzar el disseny sobre un dispositiu lògic programable. Aquest error és degut
a què el ModelSim no troba les biblioteques d'usuari compilades. Les accions que s'han de fer per tal
d'evitar aquest error són les següents:
- Amb el ModelSim, crear i bastir les biblioteques d'usuari compilades, ubicant-les allà on vulgueu.
Per bastir-les, haureu de compilar tots els fitxers que integren cada biblioteca d'usuari del Quartus
II tot generant la sortida de la compilació cap a la corresponent biblioteca d'usuari compilada. Es
recomana ubicar les biblioteques d'usuari compilades en el mateix dispositiu d'emmagatzematge
en el que ubiqueu els vostres projectes.
- Modificar el fitxer modelsim.ini ubicat al directori .../Altera/10.0sp1/modelsim_ase, incloent-hi les
ubicacions de les biblioteques d'usuari compilades a semblança de com s'inclouen les ubicacions
de les biblioteques precompilades. Aquest fitxer és de només lectura, així que haureu de canviar
aquest atribut, modificar el fitxer i tornar a canviar l'atribut. Com en els ordinadors del laboratori
docent es restitueix una imatge del disc que no conté aquest canvi cada cop que els ordinadors es
posen en marxa, caldrà que tingueu un back-up del fitxer modelsim.ini modificat i que el copieu al
directori .../Altera/10.0sp1/modelsim_ase abans de començar a treballar amb el Quartus II. Això
no serà necessari en els vostres ordinadors personals. Es recomana ubicar aquest back-up junt a les
biblioteques d'usuari compilades.
6. EDICIÓ DEL DISSENY
Com s'ha apuntat anteriorment, el vostre disseny s'ha d'implementar de forma jeràrquica emprant
components d'una biblioteca d'usuari. L'entitat que ostentarà el màxim nivell de la jerarquia del
vostre disseny s'anomenarà cronometre i la materialitzareu dins un fitxer anomenat cronometre.vhd.
En l'arquitectura d'aquesta entitat incloureu quatre unitats d'un component anomenat bcd_err_nss, el
qual formarà part d'un paquet anomenat moduls pertanyent a una biblioteca d'usuari anomenada
bibsed. L'entitat corresponent al component bcd_err_nss estarà materialitzada en un fitxer anomenat
2 - 10

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
bcd_err_nss.vhd i el paquet moduls estarà materialitzat en un fitxer anomenat moduls.vhd. Els fitxers
bcd_err_nss.vhd i moduls.vhd integraran la biblioteca d'usuari bibsed, biblioteca que ubicareu sota
el directori .../Altera/10.0sp1/quartus/libraries/vhdl i de la qual en fareu un back-up sota un directori
anomenat biblioteques quartus. La corresponent biblioteca d'usuari compilada del ModelSim, que
també s'anomenarà bibsed, la ubicareu en un directori anomenat biblioteques modelsim. Aquests dos
directoris amb biblioteques els podeu situar al mateix nivell que els projectes del Quartus II.
6.1. Implementació de la biblioteca d'usuari bibsed del Quartus II.
En primer lloc, creeu un directori anomenat biblioteques quartus situat en el mateix directori pare en
el que vàreu crear els directoris dels projectes metro de la pràctica 1. Sota aquest directori creeu un
altre directori anomenat bibsed, el qual està destinat a contenir el back-up de la biblioteca d'usuari
bibsed del Quartus II.
Sota el directori .../biblioteques quartus/bibsed heu de crear dos fitxers, el fitxer bcd_err_nss.vhd
amb l'entitat bcd_err_nss i el fitxer moduls.vhd amb el paquet moduls. Aquests dos fitxers els podeu
editar com vulgueu, però com després s'hauran de compilar amb el ModelSim, pot ser convenient
editar-los des del mateix ModelSim. Seguidament s'exposen les accions a fer si s'opta per aquesta
possibilitat.
Per començar, aneu a l'escriptori de Windows i feu doble click sobre la icona ModelSim (Quartus II
10.0sp1) SE. S'obrirà la finestra principal del ModelSim. Maximitzeu-la.
A la barra de menús de la pantalla principal del ModelSim trieu File New Source VHDL a
fi de crear un nou fitxer VHDL amb el contingut que s'indica a continuació, el qual anomenareu
bcd_err_nss.vhd i el desareu al directori .../biblioteques quartus/bibsed. Aquest fitxer conté una entitat
anomenada bcd_err_nss que converteix un codi BCD natural ampliat amb caràcters alfabètics
(entrada bcd_err) a un codi set-segments en lògica negativa (sortida nss). La paraula de codi "1010"
s'empra per representar el caràcter "E", la paraula de codi "1011" per al caràcter "r" i les paraules de
codi "1100" a "1111" per al caràcter " ". L'arquitectura de l'entitat pren la forma d'una taula de la
veritat que s'implementa emprant una sentència del tipus assignació per selecció a senyal.
library ieee;
use ieee.std_logic_1164.all;
entity bcd_err_nss is
port (
bcd_err : in std_logic_vector(3 downto 0);
nss : out std_logic_vector(6 downto 0)
);
end bcd_err_nss;
architecture taula_veritat of bcd_err_nss is
begin
with bcd_err select
nss

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
A la barra de menús de la pantalla principal del ModelSim trieu File New Source VHDL a
fi de crear un nou fitxer VHDL amb el contingut que s'indica a continuació, el qual anomenareu
moduls.vhd i el desareu al directori .../biblioteques quartus/bibsed. Aquest fitxer conté un paquet
anomenat moduls integrat per un únic component anomenat bcd_err_nss que correspon a l'entitat
bcd_err_nss abans descrita.
library ieee;
use ieee.std_logic_1164.all;
package moduls is
component bcd_err_nss
port (
bcd_err : in std_logic_vector(3 downto 0);
nss : out std_logic_vector(6 downto 0)
);
end component;
end moduls;
Des de l'explorador del Windows, seleccioneu la carpeta del directori .../biblioteques quartus/bibsed i
copieu-la sota el directori .../Altera/10.0sp1/quartus/libraries/vhdl. Ja teniu implementada la biblioteca
d'usuari bibsed en el directori .../Altera/10.0sp1/quartus/libraries/vhdl/bibsed.
6.2. Implementació de la biblioteca d'usuari compilada bibsed del ModelSim.
En primer lloc, creeu un directori anomenat biblioteques modelsim situat en el mateix directori pare
en el que abans heu creat el directori .../biblioteques quartus.
Seguidament, trieu File Change Directory... a la barra de menús de la pantalla principal del
ModelSim i seleccioneu el directori .../biblioteques modelsim que acabeu de crear.
A la barra de menús de la pantalla principal del ModelSim, trieu File New Library.... S'obrirà
la finestra de creació d'una nova biblioteca. Indiqueu que voleu crear una nova biblioteca i assignar-li
una ubicació física, indiqueu bibsed com a nom de la biblioteca i poseu el camí complet del directori
...biblioteques modelsim/bibsed com a ubicació física. A la llista de biblioteques disponibles que es
visualitza a la finestra de biblioteques s'incorporarà la biblioteca compilada bibsed, que apareixerà
inicialment buida. En el directori ...biblioteques modelsim es crearà un subdirectori anomenat bibsed,
que és on s'implementarà la biblioteca d'usuari compilada bibsed, i un fitxer anomenat modelsim.ini,
el qual inclourà una referència a la biblioteca compilada que acabeu de crear.
Trieu ara Compile Compile... a la barra de menús de la pantalla principal del ModelSim. S'obrirà
la finestra de la selecció de fitxers a compilar. Indiqueu bibsed com a nom de la biblioteca, cerqueu
en el directori .../biblioteques quartus/bibsed i seleccioneu els fitxers bcd_err_nss.vhd i moduls.vhd
per a ser compilats tots dos alhora. Un cop compilats, l'entitat bcd_err_nss i el paquet moduls ja
estaran disponibles a la biblioteca bibsed. Ho podreu comprovar a la finestra de biblioteques.
A continuació, obriu el fitxer modelsim.ini del directori ...biblioteques modelsim amb un editor de
texts, copieu la secció User libraries que inclou la referència a la biblioteca compilada bibsed que
acabeu de crear (la secció acaba abans del camp [vcom]) i tanqueu el fitxer. Seguidament, aneu al
directori .../Altera/10.0sp1/modelsim_ase, esborreu l'atribut de només lectura del fitxer modelsim.ini
que trobareu en aquest directori, editeu aquest fitxer incorporant-hi la secció User libraries que heu
copiat abans com a darrera línia del camp [Library], és a dir, just abans del camp [vcom], salveu el
fitxer modificat, tanqueu-lo i torneu a posar-li l'atribut de només lectura. Amb aquesta seqüència
d'accions heu incorporat al ModelSim una nova biblioteca precompilada, la biblioteca bibsed.
Tanqueu ara el ModelSim i torneu-lo a obrir. Veureu que la biblioteca bibsed apareix en la llista de
biblioteques disponibles. Torneu a tancar el ModelSim.
2 - 12

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
Finalment, copieu el fitxer modelsim.ini del directori .../Altera/10.0sp1/modelsim_ase que acabeu de
modificar al directori ...biblioteques modelsim. Així tindreu accessible un back-up d'aquest fitxer.
6.3. Creació del projecte cronometre.
Aneu a l'escriptori de Windows i feu doble click sobre la icona Quartus II 10.0sp1 a fi d'obrir la
finestra principal del programa Quartus II.
Creeu un nou projecte del Quartus II per al vostre disseny triant File New Project Wizard... a la
barra de menús del Quartus II. Com a directori del projecte indiqueu un directori anomenat
cronometre situat en el mateix directori pare en el que vàreu crear els directoris dels projectes metro
de la pràctica 1. Com no existeix, us demanarà permís per crear-lo. Com a nom del projecte indiqueu
cronometre. No afegiu, de moment, cap fitxer al projecte, ja que encara no n'heu editat cap. En
canvi, sí que heu d'afegir la biblioteca d'usuari bibsed. A tal fi, premeu el botó User Libraries... i
afegiu la biblioteca bibsed com a biblioteca global. La biblioteca s'especifica amb el directori on es
troba, el qual és .../Altera/10.0sp1/quartus/libraries/vhdl/bibsed. Seguidament, seleccioneu Cyclone
III com a família de dispositius, indiqueu que voleu seleccionar un dispositiu concret de dita família
i seleccioneu el dispositiu EP3C16F484C6. Finalment, seleccioneu ModelSim-Altera com a eina de
simulació i VHDL com a format.
6.4. Implementació de l'entitat cronometre.
A la barra de menús del Quartus II, trieu File New..., seleccioneu VHDL File dins de Design
Files com a tipus del fitxer del disseny i valideu amb OK a fi de crear un nou fitxer VHDL amb el
contingut que s'indica a continuació, el qual anomenareu cronometre.vhd. Aquest fitxer l'haureu de
desar al directori de treball .../cronometre i haureu d'afegir-lo al projecte.
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
library bibsed;
use bibsed.moduls.all;
entity cronometre is
generic
(
versio : string := "simulacio" -- "simulacio" o "experimentacio"
);
port
(
clkin : in std_logic;
nstart_nstop : in std_logic;
nactual_nmem : in std_logic;
nss_desenes_s : out std_logic_vector(6 downto 0);
nss_unitats_s : out std_logic_vector(6 downto 0);
nss_desenes_c : out std_logic_vector(6 downto 0);
nss_unitats_c : out std_logic_vector(6 downto 0);
npd_desenes_s : out std_logic;
npd_unitats_s : out std_logic;
npd_desenes_c : out std_logic;
npd_unitats_c : out std_logic
);
end cronometre;
architecture estructural_funcional of cronometre is
type automat_control is (aturat_actual, aturat_mem, marxa);
signal clk100 : std_logic := '0';
signal nstart_nstop_s : std_logic := '1';
signal nactual_nmem_s : std_logic := '1';
signal nstart_nstop_sa : std_logic := '1';
signal nactual_nmem_sa : std_logic := '1';
2 - 13

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
signal nstart_nstop_fb : std_logic;
signal nactual_nmem_fb : std_logic;
signal estat_control : automat_control := aturat_actual;
signal clr_compt_reg : std_logic;
signal en_comptador : std_logic;
signal ld_registre : std_logic := '0';
signal sel_actual : std_logic;
signal desenes_s_act : std_logic_vector(3 downto 0) := "0000";
signal unitats_s_act : std_logic_vector(3 downto 0) := "0000";
signal desenes_c_act : std_logic_vector(3 downto 0) := "0000";
signal unitats_c_act : std_logic_vector(3 downto 0) := "0000";
signal desenes_s_mem : std_logic_vector(3 downto 0) := "0000";
signal unitats_s_mem : std_logic_vector(3 downto 0) := "0000";
signal desenes_c_mem : std_logic_vector(3 downto 0) := "0000";
signal unitats_c_mem : std_logic_vector(3 downto 0) := "0000";
signal desenes_s : std_logic_vector(3 downto 0);
signal unitats_s : std_logic_vector(3 downto 0);
signal desenes_c : std_logic_vector(3 downto 0);
signal unitats_c : std_logic_vector(3 downto 0);
begin
-- components (canviadors de codi bcd a set-segments)
bcd_err_nss_desenes_s : bcd_err_nss port map (desenes_s, nss_desenes_s);
bcd_err_nss_unitats_s : bcd_err_nss port map (unitats_s, nss_unitats_s);
bcd_err_nss_desenes_c : bcd_err_nss port map (desenes_c, nss_desenes_c);
bcd_err_nss_unitats_c : bcd_err_nss port map (unitats_c, nss_unitats_c);
--
-- divisor de frequencia
divf : process (clkin)
variable divlimit : integer range 2**18-1 downto 0 := 0;
begin
if clkin'event and clkin = '1' then
if (versio = "experimentacio") then -- en experimentacio, clkin = 50 MHz
if divlimit /= 249999 then -- cal dividir per 500.000 (2*250.000)
divlimit := divlimit + 1;
else
divlimit := 0;
clk100

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
elsif nactual_nmem_fb = '1' then
estat_control
if nstart_nstop_fb = '1' then
estat_control

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
unitats_s_mem

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
- clr_compt_reg, en_comptador, ld_registre i sel_actual són les sortides de l'autòmat de control que
controlen el funcionament del comptador, del registre i del selector del paràmetre a visualitzar.
Són senyals combinacionals, a excepció del senyal ld_registre que està retardat un cop de rellotge
respecte al corresponent senyal combinacional. El senyal ld_registre s'inicialitza a 0.
- desenes_s_act, unitats_s_act, desenes_c_act i unitats_c_act indiquen el contingut del comptador,
el qual s'inicialitza a "0000" (00 segons i 00 centèsimes).
- desenes_s_mem, unitats_s_mem, desenes_c_mem i unitats_c_mem indiquen el contingut del
registre, el qual s'inicialitza a "0000" (00 segons i 00 centèsimes).
- desenes_s, unitats_s, desenes_c i unitats_c són les sortides del multiplexor de valors temporals.
El cos de l'arquitectura de l'entitat comença amb la inclusió i connexió de quatre convertidors de
codi BCD natural ampliat amb caràcters alfabètics a codi set-segments en lògica negativa, és a dir,
de quatre unitats del component bcd_err_nss de la biblioteca d'usuari bibsed.
Seguidament es troba un procés, anomenat divf, que implementa el divisor de freqüència del senyal
d'entrada clkin. Si la variable genèrica versio val "experimentacio", aquest procés s'encarrega de
dividir la freqüència del senyal clkin (50 MHz) per 500.000, donant lloc al senyal clk100, amb una
freqüència de 100 Hz. En canvi, si la variable genèrica versio no val "experimentacio" (per exemple,
si val "simulacio"), el procés queda reduït a un divisor de freqüència per 2, fent que el senyal clk100
tingui una freqüència de 25 MHz. En aquest procés s'empra una variable anomenada divlimit, que
materialitza un comptador emprat en el divisor de freqüència per comptar els 250.000 períodes del
senyal de rellotge clkin que hi ha en un semiperíode del rellotge clk100. S'inicialitza a 0.
Després es troba un altre procés, anomenat sinc, que sincronitza els senyals d'entrada nstart_nstop i
nactual_nmem amb el senyal de rellotge clk100, generant nstart_nstop_s i nactual_nmem_s.
A continuació es troba un altre procés, anomenat flancs, que implementa els detectors de flancs de
baixada dels senyals nstart_nstop_s i nactual_nmem_s, generant nstart_nstop_fb i nactual_nmem_fb.
Després es troba un altre procés, anomenat control, que implementa l'autòmat de control amb estat
estat_control. La funció de transició de l'autòmat s'implementa amb una sentència case sobre els
valors de l'estat estat_control. L'autòmat genera els senyals de control clr_compt_reg, en_comptador,
ld_registre i sel_actual. Els senyals clr_compt_reg, en_comptador i sel_actual es generen de forma
combinacional, fora de l'estructura condicional del flanc de pujada del rellotge clk100, mentre que
el senyal ld_registre s'actualitza de forma registrada a fi d'endarrerir-lo un període del rellotge clk100
respecte de l'activació a 1 del senyal nactual_nmem_fb.
Seguidament es troba un altre procés, anomenat comptador, que correspon al comptador de temps.
Quan el senyal de control clr_compt_reg val 1, el comptador es posa a "0000". Altrament, quan el
senyal de control en_comptatge val 1 i el valor de les desenes dels segons és diferent del valor
binari 1111 (aquest valor correspon a l'espai en blanc i és indicatiu de què el comptador està al valor "
Err"), el comptador s'incrementa en una unitat, tot tenint present que el valor següent del "9999" és
" Err". Altrament (inclou que el senyal en_comptatge val 1 i el valor del comptador és " Err"), no es
fa cap acció sobre el comptador, que manté el seu valor.
A continuació es troba un altre procés, anomenat registre, que correspon al registre de temps. Quan
el senyal de control clr_compt_reg val 1, el registre es posa a "0000". Altrament, quan el senyal de
control ld_registre val 1, el registre s'actualitza amb el contingut del comptador. Altrament, no es fa
cap acció sobre el registre, que manté el seu valor.
2 - 17

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
Finalment, es troba la implementació del selector del paràmetre temporal a visualitzar, la qual es fa
amb sentències del tipus assignació condicional a senyal, i la implementació de les sortides associades
als punts decimals dels set-segments.
7. COMPILACIÓ I VERIFICACIÓ FUNCIONAL DEL DISSENY
7.1. Preparació de l'entorn i generació de la base de dades del disseny (anàlisi i síntesi)
Prepareu l'entorn del compilador de forma idèntica a com ho heu fet a la pràctica 1. Seguidament,
trieu Processing Start Start Analysis & Synthesis a fi de dur a terme l'etapa d'anàlisi i síntesi.
Aquesta etapa s'ha de completar amb èxit i 4 advertiments, si bé a la finestra dels missatges només
us apareixerà un, el qual us indica que hi ha algunes sortides (tres de les sortides corresponents als
punts decimals) que estan fixes a un nivell lògic. És correcte, perquè voleu que aquests tres punts
decimals sempre estiguin apagats.
7.2. Simulació funcional del projecte.
A la barra de menús del Quartus II, trieu Tools Run EDA Simulation Tool EDA RTL Simulation.
S'obrirà la finestra principal del ModelSim. Maximitzeu-la.
Observeu, a la finestra de la transcripció, quines són les comandes que s'han fet de forma automàtica
en executar-se el simulador. Entre aquestes comandes destaquen les següents:
- vlib rtl_work. Aquesta comanda crea una biblioteca del ModelSim anomenada rtl_work al vostre
directori de simulació, que és el directori simulation/modelsim. Amb l'explorador del Windows,
baixeu al directori simulation/modelsim del directori del vostre disseny i comproveu que en ell s'ha
creat un directori anomenat rtl_work corresponent a aquesta biblioteca.
- vmap work rtl_work. Aquesta comanda associa el directori de treball work (sempre s'anomena
així) al directori rtl_work.
- vcom -93 -work work {/cronometre/cronometre.vhd}. Aquesta comanda compila el fitxer
cronometre.vhd en el directori de treball, considerant la versió de l'any 1993 per al VHDL. Amb
l'explorador del Windows, aneu al directori de treball .../simulation/modelsim/rtl_work i comproveu
que en ell s'ha creat un directori anomenat cronometre, que és el nom del vostre disseny.
- vcom -93 -work work {/altera/10.0sp1/quartus/libraries/vhdl/bibsed/bcd_err_nss.vhd}.
Aquesta comanda compila el fitxer bcd_err_nss.vhd de la biblioteca d'usuari bibsed en el directori
de treball, considerant la versió de l'any 1993 per al VHDL. S'ha generat automàticament en haver
emprat aquest component. Amb l'explorador del Windows, comproveu que en el directori de treball
.../simulation/modelsim/rtl_work s'ha creat un directori anomenat bcd_err_nss.
Observeu, a la finestra de biblioteques, que, a més a més de la biblioteca d'usuari bibsed, també
teniu accessibles les biblioteques rtl_work i work. Aquestes dues darreres biblioteques contenen el
vostre disseny (l'entitat cronometre) i el component bcd_err_nss.
A la finestra de biblioteques, feu doble click sobre l'entitat cronometre de la biblioteca rtl_work a fi
de simular el vostre disseny. Podeu incloure tots els senyals de la finestra d'objectes en la finestra de
les formes d'ona. Aquests senyals són les entrades i sortides del vostre disseny i tots els senyals que
heu declarat en l'arquitectura de l'entitat cronometre. Ordeneu els senyals al vostre gust. Els podeu
posar en l'ordre indicat a la figura 4 (entrades i senyals interns immediats, altres senyals interns
2 - 18

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
progressant cap a les sortides, sortides). Es recomana configurar els senyals que són codis en BCD
natural ampliats amb caràcters alfabètics com a enters sense signe ("radix": "unsigned"). Un cop
ordenats i configurats els senyals, es recomanable guardar la configuració en un fitxer que podeu
anomenar wave_rtl.do dins el directori .../simulation/modelsim.
Figura 4: Simulació del projecte cronometre a nivell funcional.
Seguidament, escriviu les comandes de simulació que vulgueu executar a la finestra de la transcripció
i observeu l'evolució del vostre circuit. També podeu editar un fitxer que inclogui tota la seqüència
d'aquestes comandes (per exemple, un fitxer que podeu anomenar test_cronometre.do), desant-lo al
directori .../simulation/modelsim i executar-lo amb la comanda do test_cronometre.do. Com a
seqüència de comandes a fer, podeu intentar replicar l'evolució del cronòmetre que es mostra a la
figura 4. Aquesta evolució verifica bona part de les especificacions del vostre disseny. També és
recomanable fer una simulació que inclogui un comptatge complet del comptador, des del valor
"0000" fins al valor " Err". Comproveu que no existeixen retards entre senyals en la vostra simulació.
Això és degut a què esteu fent una simulació només a nivell funcional (retards nuls).
En cas de tenir errors en les compilacions, haureu de revisar el codi VHDL que heu introduït. En
cas de què les simulacions del vostre disseny no reflecteixen el funcionament esperat del vostre
disseny, haureu de revisar el codi VHDL que heu introduït. En acabar amb èxit totes les simulacions
del vostre disseny, tanqueu totes les finestres del ModelSim.
8. COMPILACIÓ I VERIFICACIÓ TEMPORAL DEL DISSENY
8.1. Preparació de l'entorn i compilació completa del projecte.
Torneu al Quartus II per fer l'assignació dels senyals d'entrada/sortida als pins del dispositiu lògic
programable. Establiu la ubicació dels senyals d'entrada/sortida del vostre disseny que s'han indicat
a l'apartat 3 d'aquesta pràctica fent servir el procediment explicat a la pràctica 1.
2 - 19

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
Obriu l'editor d'assignacions i creeu dues noves assignacions per a cada un dels dos grups de senyals
de sortida nss* i npd*. Noteu que us esteu beneficiant de la possibilitat d'emprar comodins a l'hora
d'especificar el noms dels grups. El primer grup agrupa tots els senyals dels set-segments, mentre
que el segon agrupa a tots els senyals dels punts decimals. En una de les noves assignacions, assigneu
el valor 1 al tipus Slew Rate i, en l'altra, assigneu el valor 8 mA al tipus Current Strength (el valor
màxim, que és 16 mA, us donaria un advertiment en haver masses pins del mateix banc que poden
estar actius simultàniament).
Amb ajut de l'editor de texts del Quartus II, editeu un fitxer amb els requisits temporals del vostre
disseny i anomeneu-lo cronometre.sdc, desant-lo al directori .../cronometre. Els únics dos requisits
temporals que heu d'incloure en aquest fitxer són que l'entrada de rellotge d'alta freqüència clkin
pugui anar a 50 MHz i que el senyal de rellotge generat clk100 sigui una divisió per 2 del senyal
clkin. No us oblideu d'afegir la plantilla Auto-Calculate Uncertainty al final del fitxer.
Compileu el projecte cronometre de bon principi, però sense generar els fitxers de programació, ja
que no té sentit generar-los per a la versió de simulació. La compilació s'ha de completar amb èxit i
6 advertiments, si bé a la finestra dels missatges només us apareixeran 3. Els 4 primers són els ja
comentats a l'apartat 7.1. El següent advertiment us indica que la versió de demostració no té la
prestació LogicLock. Finalment, el darrer advertiment us indica que el procés de compilació s'ha
saltat l'etapa corresponent a l'"assembler". Així ho havíeu ordenat.
Comproveu que heu emprat 117 elements lògics dels 15.408 existents al dispositiu (menys d'un 1%
de la capacitat del dispositiu). Comproveu també que la freqüència màxima a la que pot treballar el
vostre disseny és molt superior als 50 MHz requerits.
8.2. Simulació temporal del projecte.
A la barra de menús del Quartus II, trieu Tools Run EDA Simulation Tool EDA Gate Level
Simulation.... S'obrirà una finestra que us demanarà quin dels models del vostre disseny voleu simular
(recordeu que en teniu tres, cada un amb unes determinades condicions de temperatura i del procés
de fabricació). Seleccioneu el model "Slow -6 1.2V 85 Model" i premeu el botó Run. S'obrirà la
finestra principal del ModelSim. Maximitzeu-la.
Observeu, a la finestra de la transcripció, quines són les comandes que s'han fet de forma automàtica
en executar-se el simulador. Entre aquestes comandes destaquen les següents:
- vlib gate_work. Aquesta comanda crea una biblioteca (directori) anomenada gate_work al vostre
directori de simulació, que és el directori simulation/modelsim. Amb l'explorador del Windows,
aneu al directori del vostre disseny, baixeu al directori simulation/modelsim i comproveu que en ell
s'ha creat un directori anomenat gate_work.
- vmap work gate_work. Aquesta comanda associa el directori de treball work (sempre s'anomena
així) al directori gate_work.
- vcom -93 -work work {cronometre_6_1200mv_85c_slow.vho}. Aquesta comanda compila el
fitxer cronometre_6_1200mv_85c_slow.vho en el directori de treball, considerant la versió de l'any
1993 per al VHDL. Aquest fitxer conté tot el vostre disseny dins una entitat anomenada cronometre.
Amb l'explorador del Windows, aneu al directori de treball .../simulation/modelsim/gate_work i
comproveu que en ell s'ha creat un directori anomenat cronometre.
Fixeu-vos que només s'ha compilat un fitxer. Això és degut a què l'esmentat fitxer conté tot el vostre
disseny de forma plana, estant ja integrats en aquest disseny els components de la biblioteca bibsed.
2 - 20

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
Observeu, a la finestra de biblioteques, que, a més a més de la biblioteca d'usuari bibsed, també
teniu accessibles les biblioteques gate_work i work. Aquestes dues darreres biblioteques presenten
el vostre disseny (l'entitat cronometre).
Per tal de simular el vostre disseny, trieu Simulate Start Simulation.... a la barra de menús del
ModelSim. S'obrirà la finestra de l'engegada de la simulació, que presenta vàries pestanyes. Aneu a
la pestanya del disseny (Design), expandiu la biblioteca gate_work i seleccioneu el disseny cronometre.
Aneu ara a la pestanya de fitxers de retards (SDF), premeu el botó Add... i afegiu el fitxer de retards
cronometre_6_1200mv_85c_vhd_slow.sdo situat al directori .../cronometre/simulation/modelsim. Cal
aplicar-lo a la regió primària, que ja surt per defecte (/) i considerar retards màxims. Valideu amb
OK per procedir a preparar la simulació. A la finestra d'objectes apareixeran tots els senyals del
vostre disseny. Noteu que molts d'aquests senyals (bàsicament, els senyals interns del vostre disseny)
són diferents dels que teníeu a la simulació funcional que heu fet en el capítol anterior, ja que són
conseqüència de la compilació sobre el dispositiu d'ALTERA. Alguns dels senyals presents a la
simulació funcional han desaparegut (per exemple, els senyals nactual_nmem_fb, en_comptador,
desenes_s, unitats_s, desenes_c i unitats_c) o s'han reconvertit (per exemple, el senyal estat_control,
que ara es materialitza en tres biestables, un per cada estat de l'autòmat de control, en haver-se
sintetitzat aquest autòmat emprant la tècnica "one-hot"). Haureu de deduir quins d'aquests senyals
són els senyals interns més rellevants del vostre disseny.
Incorporeu els senyals que vulgueu de la finestra d'objectes a la finestra de les formes d'ona. Es
recomana que incorporeu els senyals que apareixen a la figura 5 i que els ordeneu en l'ordre indicat
a dita figura (entrades i senyals interns immediats, altres senyals interns progressant cap a les sortides,
sortides). També es recomana que configureu els senyals que són codis en BCD natural ampliats
amb caràcters alfabètics com a enters sense signe ("radix": "unsigned"). Un cop ordenats i configurats
els senyals, es recomanable guardar la configuració en un fitxer que podeu anomenar wave_gate.do
dins el directori .../simulation/modelsim.
Figura 5: Simulació del projecte cronometre a nivell temporal.
2 - 21

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 2
Simuleu ara el vostre disseny amb el ModelSim. Podeu emprar els mateixos fitxers que heu emprat
abans per simular el vostre disseny a nivell funcional (per exemple, el fitxer test_cronometre.do).
La figura 5 mostra la mateixa simulació que la de la figura 4, però ara incloent-hi els retards reals
imposats pel dispositiu lògic programable. Mesureu quin és el màxim retard de propagació del vostre
circuit (des d'un flanc del rellotge al corresponent canvi en les sortides del disseny). En acabar amb
èxit totes les simulacions del vostre disseny, tanqueu totes les finestres del ModelSim.
9. IMPLEMENTACIÓ DEL DISSENY SOBRE EL DISPOSITIU LÒGIC PROGRAMABLE
Un cop verificat el vostre disseny amb el ModelSim, és hora de provar-lo experimentalment sobre
el dispositiu lògic programable EP3C16F484C6N de la placa educativa DE0 d'ALTERA/Terasic. A
tal fi, modificareu el vostre disseny a la versió d'experimentació i el tornareu a compilar. Després,
programareu el dispositiu lògic programable EP3C16F484C6N que hi ha a la placa educativa DE0
d'ALTERA/Terasic i verificareu experimentalment el vostre disseny.
En el fitxer del vostre disseny cronometre.vhd, modifiqueu la variable genèrica versio de simulacio
a experimentacio. Seguidament, aneu a la configuració del compilador i marqueu la casella d'executar
l'"assembler" durant la compilació.
No cal que modifiqueu el fitxer cronometre.sdc, que conté els requeriments temporals del vostre
disseny, encara que ara el senyal clk100 és d'una freqüència molt més baixa que en el cas de la
simulació funcional.
Compileu de nou el projecte cronometre. La compilació s'ha de completar amb èxit i 5 advertiments,
si bé a la finestra dels missatges només us apareixeran 2. Són els advertiments ja comentats a
l'apartat 8.1, llevat del que indica que el procés de compilació s'ha saltat l'etapa corresponent a
l'"assembler".
Comproveu que heu emprat 149 elements lògics dels 15.408 existents al dispositiu (menys d'un 1%
de la capacitat del dispositiu). Comproveu també que la freqüència màxima a la que pot treballar el
vostre disseny és molt superior als 50 MHz requerits.
Connecteu la placa educativa DE0 d'ALTERA/Terasic al vostre PC mitjançant el cable USB i a la
xarxa elèctrica mitjançant el cable d'alimentació. Verifiqueu que el commutador SW11 de la placa
es troba a la posició RUN i doneu tensió a la placa prement l'interruptor vermell.
Seguidament, endegueu el programador del Quartus II i programeu el dispositiu lògic programable
EP3C16F484C6N de la placa amb el fitxer cronometre.sof.
Verifiqueu experimentalment el vostre disseny prement els polsadors BUTTON2 (START/STOP) i
BUTTON1 (ACTUAL/MEM). Comproveu el que passa quan el cronòmetre supera el temps màxim
de comptatge.
2 - 22

SISTEMES ELECTRÒNICS
ÍNDEX
DIGITALS
PRÀCTICA 3
DISSENY D'UN AUTÒMAT PER A L'OBERTURA I
TANCAMENT AUTOMATITZATS D'UNA PORTA
EMPRANT VHDL
1. OBJECTIUS .................................................................................................................................... 3
2. PREPARACIÓ ................................................................................................................................. 3
3. DESCRIPCIÓ DE LA MAQUETA ................................................................................................. 3
4. ESPECIFICACIONS ....................................................................................................................... 8
5. REALITZACIÓ ............................................................................................................................... 9

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 3
3 - 2

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 3
DISSENY D'UN AUTÒMAT PER A L'OBERTURA I TANCAMENT AUTOMATITZATS
D'UNA PORTA EMPRANT VHDL
1. OBJECTIUS
Aquesta pràctica té un doble objectiu. D'una banda, exercitar els coneixements adquirits a classe de
teoria i a les darreres pràctiques, emprant-los per dissenyar un sistema de comandament que gestioni
l'obertura i tancament automatitzats d'una porta. D'altra banda, presentar les principals característiques
de la maqueta d'una porta amb un sistema d'obertura i tancament electromecànic, la qual serà emprada,
no només en aquesta pràctica, sinó també en les dues pràctiques següents de l'assignatura.
El sistema de comandament a dissenyar s'ha d'implementar sobre un dispositiu lògic programable
de la família Cyclone III d'ALTERA, concretament l'EP3C16F484C6N ubicat a la placa educativa
DE0 d'ALTERA/Terasic, fent servir els paquets de CAD electrònic Quartus II i ModelSim introduïts
a la pràctica 1 i emprant el llenguatge de descripció de hardware VHDL com a mètode d'entrada del
disseny.
2. PREPARACIÓ
Repasseu els enunciats de les pràctiques 1 i 2, en les que es van introduir, respectivament, els paquets
de CAD electrònic Quartus II i ModelSim i el llenguatge de descripció de hardware VHDL. Llegiuvos
detingudament l'enunciat d'aquesta pràctica, parant especial atenció a la descripció de la maqueta,
a les especificacions del sistema de comandament i al codi VHDL subministrat.
3. DESCRIPCIÓ DE LA MAQUETA
Es disposa d'una maqueta d'una porta dotada d'un sistema d'obertura i tancament electromecànic
controlable digitalment. La figura 1 esquerra mostra la maqueta de la porta vista des de l'exterior del
recinte al qual es vol accedir a través de la porta, mentre que la figura 1 dreta mostra la maqueta
vista des de l'interior del recinte al que es vol accedir.
Figura 1: Vistes de la maqueta de la porta des de l'exterior del recinte (foto de l'esquerra)
i des de l'interior del recinte (foto de la dreta).
El sistema d'obertura i tancament de la porta està integrat per una sèrie de sensors i actuadors i per
llurs interfícies amb el sistema digital de comandament (l'EP3C16F484C6N de la placa DE0), operant
3 - 3

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 3
gràcies a tres tensions d'alimentació: 12 V (provinents d'una font d'alimentació), 5 V (provinents de
la placa DE0) i 3,3 V (obtinguts al propi sistema a partir de la tensió de 5 V amb un regulador de
tensió). La figura 2 mostra aquest sistema d'obertura i tancament, el qual es troba cobert, a la figura 1,
per una tapa lliscant situada a l'esquerra de la porta en l'interior del recinte.
Figura 2: Vista del sistema d'obertura i tancament de la porta.
La porta s'immobilitza mitjançant un passador que es pot moure entre dues posicions extremes,
corresponents als estats de porta immobilitzada i porta alliberada. Aquestes posicions extremes venen
indicades, respectivament, per dos senyals actius per 1, FCI i FCA, provinents de sengles detectors
de final de carrera (FCI = 1 quan la porta està immobilitzada i FCA = 1 quan la porta està alliberada).
Quan un dels senyals FCI o FCA està a 1, l'altre està a 0. En punts intermedis del recorregut, els dos
senyals estan a 0. A més a més, quan la porta està alliberada, es pot trobar oberta o tancada. Existeix
un tercer detector de l'estat de la porta que subministra un senyal NPOB actiu per 0 que indica si la
porta està oberta (NPOB = 0 quan la porta està oberta). La figura 3 mostra, a l'esquerra, els detectors
de final de carrera que generen els senyals FCI (el de dreta) i FCA (el de l'esquerra) i, a la dreta, el
detector que genera NPOB i que es troba en un dels angles superiors del marc de la porta.
Figura 3: Detectors de l'estat de la porta: a l'esquerra, finals de carrera que generen els
senyals FCI i FCA; a la dreta, detector que genera NPOB.
El passador es mou gràcies a un actuador electromecànic integrat per un solenoide de 12 V, una
palanca i una molla de recuperació. La figura 4 mostra el conjunt de l'actuador electromecànic: a la
part inferior es troba el solenoide; a la part superior, el passador amb la molla de recuperació; enmig,
transmetent el moviment del solenoide al passador, la palanca. També es poden observar els detectors
finals de carrera que generen els senyals FCI i FCA, els quals són accionats per la palanca.
3 - 4

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 3
Figura 4: Detall del mecanisme electromecànic d'obertura i tancament de la porta.
El solenoide presenta dos estats estables, que es corresponen als estats de porta immobilitzada i porta
alliberada, podent-se passar d'un estat a l'altre mitjançant l'aplicació d'una diferència de potencial al
solenoide d'uns 12 V, positiva per al moviment en un sentit i negativa per al moviment en sentit
invers. A fi de generar aquesta diferència de potencial, es disposa d'un xip L293B de SGS-Thomson,
que comprèn un pont de transistors controlable digitalment mitjançant tres senyals actius per 1: ENP
(habilitació del pont), PIA (pas de porta immobilitzada a alliberada) i PAI (pas de porta alliberada a
immobilitzada). Quan el senyal ENP està a 0 o quan els senyals PIA i PAI prenen el mateix valor,
no s'aplica cap tensió al solenoide i, en conseqüència, aquest roman en el seu estat anterior. Quan el
senyal ENP presenta un 1 i, a més a més, els senyals PIA i PAI són diferents, s'aplica una diferència
de potencial de 12 V o –12 V al solenoide, la qual el fa alliberar la porta quan PIA està a 1 i PAI
està a 0 i immobilitzar-la quan PAI està a 1 i PIA està a 0. A fi d'evitar la destrucció del solenoide,
cal limitar a uns 3 segons el temps en què se li aplica una diferència de potencial de 12 V o –12 V.
Quan la porta està immobilitzada, es pot ordenar l'obertura d'aquesta mitjançant dos procediments.
D'una banda, es disposa d'un teclat situat a l'exterior del recinte al qual es vol accedir a través de la
porta. Aquest teclat pot servir per a la introducció d'un codi secret que permeti alliberar la porta des
de l'exterior. També pot servir per a la modificació i verificació d'aquest codi secret. El teclat és de
tipus matricial de dotze tecles (*, # i dígits del 0 al 9) distribuïdes en quatre files per tres columnes.
Per accedir al teclat hom disposa de set senyals, quatre associades a les files i tres a les columnes.
S'ha triat connectar les files a unes sortides de selecció del sistema de control i les columnes a unes
entrades de dades del sistema de control. Per evitar possibles curtcircuits entre les sortides de selecció,
s'ha decidit emprar sortides en drenador obert, capaces de generar alta impedància o una tensió baixa,
i connectar resistències de "pull-up" a les entrades de dades per poder forçar en elles una tensió alta.
Quan no hi hagi cap tecla premuda, s'obtindran tensions altes a les entrades de dades, estiguin com
estiguin les sortides de selecció. Quan les sortides de selecció estiguin en alta impedància, s'obtindran
tensions altes a les entrades de dades, estiguin com estiguin les tecles. Només s'obtindrà una tensió
baixa en una entrada de dades quan hi hagi una tecla premuda i s'hagi seleccionat la fila en la que es
troba la tecla (sortida de selecció subministrant una tensió baixa). En conseqüència, tant les sortides
de selecció, NST3 a NST0, com les entrades de dades, NDT2 a NDT0, són actives per 0.
D'altra banda, es disposa de dos polsadors situats a l'interior del recinte. Aquests dos polsadors
generen dos senyals actius per 1, CMD el polsador de l'esquerra i CET el polsador de la dreta, que
subministren un 1 en prémer-los. La finalitat d'aquests polsadors pot variar d'acord a les especificacions
funcionals del sistema. Per exemple, el primer d'ells pot servir per alliberar la porta des de l'interior,
mentre que l'altre pot servir per habilitar o deshabilitar l'obertura de la porta des de l'exterior.
3 - 5

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 3
A més a més, el sistema disposa de dos LEDs, un que es pot veure des de l'exterior i un altre que es
pot veure des de l'interior. Aquests dos LEDs es comanden mitjançant dos senyals actius per 0,
NLEDTA i NLEDET, respectivament. La finalitat d'aquests dos LEDs pot variar d'acord a les
especificacions funcionals del sistema. Per exemple, el primer d'ells pot servir per indicar que s'ha
acceptat una tecla que ha estat premuda, mentre que l'altre pot servir per indicar si l'obertura de la
porta des de l'exterior està habilitada o no.
La figura 5 mostra, a l'esquerra, un detall del teclat i del LED situats a l'exterior del recinte i, a la
dreta, un detall dels polsadors i del LED situats a l'interior del recinte.
Figura 5: A l'esquerra, detall del teclat i LED situats a l'exterior del recinte i, a la dreta,
detall dels polsadors i LED situats a l'interior del recinte.
Totes les interfícies dels elements d'entrada/sortida de la maqueta (detectors, teclat, polsadors,
solenoide i LEDs) es troben ubicats en una placa de circuit imprès, anomenada placa d'interfícies,
en la que també es troba, en la part esquerra superior, un connector de 20 pins per a un cable pla de
20 senyals que permet interconnectar la maqueta al dispositiu EP3C16F484C6N de la placa DE0 a
través dels pins del connector GPIO 1. La figura 6 mostra la placa d'interfícies i la taula 1 detalla la
distribució de senyals en els connectors indicats i les correspondències amb els pins d'entrada/sortida
del dispositiu EP3C16F484C6N. Finalment, la figura 7 il·lustra la connexió de la placa d'interfícies
a la placa DE0.
Figura 6: Placa d'interfícies amb el connector cap a la placa DE0.
3 - 6

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 3
Pin
FPGA
Pin connector
GPIO 1 placa DE0
Línia cable
pla
3 - 7
Pin connector
placa d'interfícies
Senyal
---- 11 1 1 5 V
---- 12 2 2 GND
Y17 13 3 3 ENP
W17 14 4 4 -----
U15 15 5 5 PAI
T15 16 6 6 PIA
W15 17 7 7 FCA
V15 18 8 8 NPOB
AA7 23 9 9 CMD
AB7 24 10 10 FCI
T14 25 11 11 NLEDTA
R14 26 12 12 CET
U12 27 13 13 NDT1
T12 28 14 14 NLEDET
R11 31 15 15 NDT2
R12 32 16 16 NDT0
U10 33 17 17 NST1
T10 34 18 18 NST0
U9 35 19 19 NST3
T9 36 20 20 NST2
Taula 1: Distribució de senyals en el cable pla que connecta la placa d'interfícies amb la placa
DE0, en els seus connectors a cada placa i en el dispositiu EP3C16F484C6N.
Placa
DE0
Pin 1
GPIO
0
GPIO
1
5
Pin 1
Placa
d'interfícies
Figura 7: Connexió de la placa d'interfícies a la placa DE0.

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 3
4. ESPECIFICACIONS
El sistema de comandament per a l'obertura i tancament automatitzats de la porta de la maqueta
considerat en aquesta pràctica només ha de tenir en compte els senyals FCI, FCA, NPOB, CMD,
ENP, PIA, PAI i NLEDET de la maqueta i ha d'emprar, com a rellotge de sistema, un senyal de
freqüència 400 Hz (CLK400). La figura 8 esquematitza el sistema de comandament considerat.
CMD
NLEDET
SISTEMA
DIGITAL DE
COMANDAMENT
CLK400
OSCIL·LADOR
Figura 8: Esquema del sistema de comandament considerat en aquesta pràctica.
El sistema de comandament ha de verificar els següents requisits:
- La porta s'ha d'alliberar quan, estant immobilitzada, es premi el polsador associat al senyal CMD.
- La porta s'ha d'immobilitzar quan, estant alliberada, es produeixin qualsevol de les següents dues
circumstàncies:
a) Transcorreguts cinc segons des de l'alliberament de la porta, si aquesta ha romàs tancada.
b) Immediatament en tancar-se la porta, si aquesta ha estat oberta.
- L'operació d'immobilització de la porta s'ha d'avortar, passant a alliberar-la de nou, en cas de què
es detecti que la porta es torna a obrir, a fi d'evitar malmetre el sistema d'immobilització. Per tal
que rebots en el detector de la porta no donin lloc a funcionaments oscil·lants del sistema, l'estat
de la porta ha de ser filtrat, no acceptant-se variacions que durin menys de 40 mil·lisegons (16
períodes del senyal de rellotge).
- En el moment de la inicialització, el sistema ha d'alliberar la porta, si aquesta estava oberta, o ha
d'immobilitzar-la, en cas de què estigués tancada. Per prendre aquesta decisió, el sistema haurà
d'esperar a disposar de l'estat, un cop filtrat, de la porta.
- Es recorda que no es pot tenir activat el solenoide durant més de tres segons seguits. En cas de què
durant aquest temps no s'hagi completat el canvi desitjat en l'estat de la porta, el sistema de
comandament s'ha de bloquejar, desactivant el solenoide.
- El LED associat al senyal NLEDET romandrà apagat durant el funcionament normal del sistema i
s'encendrà quan el sistema de comandament estigui bloquejat.
3 - 8
PAI
PIA
ENP
FCA
FCI
NPOB
DRIVER
SOLENOIDE
DETECTORS
S

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 3
5. REALITZACIÓ
En primer lloc, cal tenir present que en la placa DE0 no es disposa d'un oscil·lador de freqüència
400 Hz, sinó d'un de freqüència 50 MHz que es troba connectat al pin G21 del dispositiu lògic
programable EP3C16F484C6N. Si s'anomena CLK50M a aquesta entrada, cal incloure en el vostre
disseny un divisor de freqüència per 125.000 que generi el senyal de rellotge CLK400 que necessiteu
a partir del senyal CLK50M. Recordeu, però, que és convenient eliminar (o, si més no, reduir) aquest
divisor de freqüència durant les simulacions a fi de reduir llur durada.
Tenint present la consideració anterior, es proposa implementar el sistema de comandament de la
porta amb una entitat anomenada csporta que inclogui els següents quatre processos:
- Un procés anomenat divf1, que s'encarregui d'obtenir el senyal clk400 a partir de clk50m.
- Un procés anomenat sincr, que s'encarregui d'obtenir imatges síncrones actives per 1 de les entrades
fci, fca, npob i cmd (senyals qfci, qfca, qpob i qcmd, respectivament).
- Un procés anomenat filtpob, que s'encarregui d'obtenir una imatge filtrada qpobf del senyal qpob i
de generar un senyal anomenat fiinici_qpob indicatiu de què la imatge filtrada és vàlida.
- Un procés anomenat porta, que s'encarregui de gestionar les sortides del sistema cap al solenoide
(enp, pia i pai) i el LED (nledet).
Seguidament, se subministra el codi VHDL de l'entitat csporta, a excepció del procés porta i dels
senyals que aquest requereix.
library ieee;
use ieee.std_logic_1164.all;
entity csporta is
generic
(
versio : string := "simulacio" -- "simulacio" o "experimentacio"
);
port
(
clk50m : in std_logic;
fci, fca, npob, cmd : in std_logic;
pia, pai, enp, nledet : out std_logic
);
end csporta;
architecture funcional of csporta is
signal clk400 : std_logic;
signal qcmd : std_logic;
signal qfci, qfca : std_logic;
signal qpob, qpobf : std_logic;
signal fiinici_qpof : std_logic := '0';
????????????????????????????????????????????????????
????????????????????????????????????????????????????
begin
--
-- divisor de frequencia
divf1 : process (clk50m)
constant limit : integer := 125000/2-1;
variable cntdivf1 : integer range limit downto 0 := 0;
begin
if (versio = "experimentacio") then
if clk50m'event and clk50m = '1' then
if cntdivf1 /= limit then
cntdivf1 := cntdivf1+1;
else
3 - 9

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 3
cntdivf1 := 0;
clk400

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 3
o LVTTL de 3,3 V). És el cas del senyal NLEDET (pin T2), que també s'haurà d'especificar com de
tipus LVCMOS de 3,3 V.
Creeu un nou projecte del Quartus II, anomenat csporta, que comprengui l'entitat csporta. Completeu
el codi de l'entitat csporta per tal de complir totes les especificacions del sistema de comandament
indicades a l'apartat anterior i en aquest apartat. Introduïu el disseny realitzat emprant un editor de
textos i compileu-lo sobre un dispositiu lògic programable EP3C16F484C6N de la família Cyclone III
d'ALTERA, tot especificant l'assignació de pins d'entrada/sortida indicada a la taula 1. Recordeu que
també heu d'especificar l'estàndard de les sortides ENP, PIA, PAI i NLEDET (LVCMOS de 3,3 V).
No us oblideu d'assignar el senyal de rellotge clk50m. Verifiqueu el disseny amb el ModelSim. Un
cop obtingueu una simulació correcta, modifiqueu adientment el procés del divisor de freqüència,
torneu a compilar el vostre disseny, programeu el dispositiu EP3C16F484C6N de la placa educativa
DE0 d'ALTERA/Terasic que està connectada a la maqueta i verifiqueu el comportament del sistema
mitjançant experimentació.
3 - 11

SISTEMES ELECTRÒNICS
ÍNDEX
DIGITALS
PRÀCTICA 4
DISSENY D'UN AUTÒMAT PER A LA LECTURA
D'UN TECLAT MATRICIAL EMPRANT VHDL
1. OBJECTIUS .................................................................................................................................... 3
2. PREPARACIÓ ................................................................................................................................. 3
3. ESPECIFICACIONS ....................................................................................................................... 3
4. REALITZACIÓ ............................................................................................................................... 6

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 4
4 - 2

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 4
DISSENY D'UN AUTÒMAT PER A LA LECTURA D'UN TECLAT MATRICIAL EMPRANT
VHDL
1. OBJECTIUS
Aquesta pràctica té per objectiu exercitar els coneixements adquirits a classe de teoria i a les darreres
pràctiques, emprant-los per dissenyar un autòmat que gestioni la lectura d'un teclat matricial. Aquest
teclat és el descrit a la pràctica 3 com element constituent de la maqueta d'una porta amb obertura i
tancament automatitzats.
Aquest autòmat s'ha d'implementar sobre el dispositiu lògic programable EP3C16F484C6N de la
família Cyclone III d'ALTERA ubicat a la placa educativa DE0 d'ALTERA/Terasic, fent servir els
paquets de CAD electrònic Quartus II i ModelSim introduïts a la pràctica 1 i emprant el llenguatge
de descripció de hardware VHDL com a mètode d'entrada del disseny.
2. PREPARACIÓ
Repasseu els enunciats de les pràctiques 1, 2 i 3, en les que es varen introduir, respectivament, el
paquet de CAD electrònic Quartus II, el llenguatge de descripció de hardware VHDL i la maqueta
de la porta amb obertura i tancament automatitzats. Llegiu-vos detingudament l'enunciat d'aquesta
pràctica, parant especial atenció a les especificacions de l'autòmat a dissenyar.
3. ESPECIFICACIONS
Es disposa d'un teclat de tipus matricial de dotze tecles (*, # i dígits del 0 al 9) distribuïdes en quatre
files per tres columnes. Les files es numeren de la 0 (superior) a la 3 (inferior) i les columnes de la 0
(dreta) a la 2 (esquerra). La figura 1 mostra la distribució de tecles en el teclat.
Figura 1: Distribució de les tecles en el teclat matricial.
Per accedir al teclat hom disposa de set senyals, quatre associats a les files i tres a les columnes.
S'ha triat connectar les files a unes sortides de selecció del sistema de control (NST3 a NST0) i les
columnes a unes entrades de dades del sistema de control (NDT2 a NDT0). A fi d'evitar possibles
curtcircuits entre les sortides de selecció, s'ha decidit emprar sortides en drenador obert, capaces de
generar alta impedància o una tensió baixa, i connectar resistències de "pull-up" a les entrades de dades
per poder forçar en elles una tensió alta. La figura 2 il·lustra les connexions elèctriques del teclat.
4 - 3

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 4
SISTEMA DE
CONTROL
NST0
NST1
NST2
NST3
NDT2
NDT1
NDT0
VDD
R
1
4
7
*
Figura 2: Connexions elèctriques del teclat matricial.
Quan no hi ha cap tecla premuda, s'obtenen tensions altes (1) a les entrades de dades, estiguin com
estiguin les sortides de selecció (veure figura 3a, on les sortides de selecció NST1 i NST0 estan a 0 i
les altres a Z). Quan les sortides de selecció estan en alta impedància, s'obtenen tensions altes (1) a les
entrades de dades, estiguin com estiguin les tecles (veure figura 3b, on les tecles 1 i 8 estan premudes
i les altres no; noteu que la tensió alta es propaga a les files amb tecles premudes). Només s'obtindrà
una tensió baixa (0) en una entrada de dades quan hi hagi una tecla premuda i s'hagi seleccionat la fila
en la que es troba la tecla, és a dir, quan la sortida de selecció corresponent subministri una tensió
baixa (veure figura 3c, on la sortida de selecció NST0 està a 0, la tecla 1 està premuda i l'entrada de
dades NDT2 queda forçada a 0). En conseqüència, tant les sortides de selecció, NST3 a NST0, com
les entrades de dades, NDT2 a NDT0, són actives per 0. Cal tenir ben present la propagació dels
nivells elèctrics per les files i les columnes quan hi ha vàries tecles premudes (veure figura 3d, on la
sortida de selecció NST0 està a 0, les tecles 1, 7 i 9 estan premudes i les entrades de dades NDT2 i
NDT0 queden forçades a 0). En la figura 3, les files i columnes del teclat s'han pintat de blau quan
estan a una tensió baixa (0) i de vermell quan estan a una tensió alta (1), mantenint-se les files de
color negre quan estan en alta impedància (Z). Igualment, les tecles premudes s'han pintat de color
blau quan transporten una tensió baixa (0) i de color vermell quan transporten una tensió alta (1),
mentre que les tecles no premudes s'han mantingut de color negre.
L'autòmat gestor de la lectura del teclat ha d'emprar, com a rellotge de sistema, un senyal de
freqüència 400 Hz (CLK400). La seva tasca és inspeccionar el teclat i activar unes indicacions de
tecla premuda, anomenades IDIG, IAST i ICXT, cada cop que, no havent-hi cap tecla premuda, es
premi, respectivament, un dígit (del 0 al 9), el símbol asterisc (*) o el símbol coixinet (#). A més a
més, en cas d'haver premut un dígit, es vol obtenir el seu codi en BCD natural en altres quatre
sortides, DIGIT3 a DIGIT0. Les sortides IDIG, IAST, ICXT i DIGIT3 a DIGIT0 de l'autòmat són
4 - 4
VDD
R
2
5
8
0
TECLAT
VDD
R
3
6
9
#

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 4
totes en lògica positiva i només han d'estar actives en un flanc de pujada del rellotge CLK400 per
cada premuda vàlida d'una tecla, encara que aquesta tecla es mantingui premuda durant molt de
temps. En cas de prémer-se simultàniament dues o més tecles, cal establir una certa prioritat entre
elles, a fi de poder subministrar només la indicació i/o codi de la més prioritària. En cas de "rollover"
(premuda d'una segona tecla quan en mantenia premuda una primera), només es considerarà
vàlida la premuda de la primera tecla, ja que, com s'ha indicat abans, la premuda d'una tecla només
és vàlida quan no hi havia cap tecla premuda prèviament.
SISTEMA DE
CONTROL
1
1
0
0
SISTEMA DE
CONTROL
1
0
0
0
NST0
NST1
NST2
NST3
NDT2
NDT1
NDT0
NST0
NST1
NST2
NST3
NDT2
NDT1
NDT0
VDD
R
V DD
R
1
4
7
*
1
4
7
*
VDD
R
2
5
8
0
TECLAT
VDD
R
3
6
9
#
Figura 3: Nivells elèctrics en el teclat matricial.
Donat que el teclat pot presentar rebots i no es desitja considerar aquests com una seqüència de
tecles premudes, és convenient inspeccionar el teclat a baixa freqüència, acció que té el mateix
4 - 5
SISTEMA DE
CONTROL
0
0
0
0
NST0
NST1
NST2
NST3
NDT2
NDT1
NDT0
V DD
(a) (b)
V DD
R
2
5
8
0
TECLAT
V DD
R
3
6
9
#
SISTEMA DE
CONTROL
1
0
0
0
NST0
NST1
NST2
NST3
NDT2
NDT1
NDT0
R
V DD
(c) (d)
R
1
4
7
*
1
4
*
V DD
R
V DD
2
5
0
TECLAT
R
8
2
5
0
V DD
R
V DD
7 8 9
TECLAT
R
3
6
9
#
3
6
#

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 4
efecte que introduir un filtre en les entrades de dades. Es pot tolerar una inspecció cada 40 ms (16
períodes de CLK400), ja que aquest temps és superior a la durada dels possibles rebots en el teclat i
prou petit per no haver de mantenir premuda massa temps una tecla per garantir la seva detecció.
L'autòmat gestor de la lectura del teclat s'inicialitza en prémer el polsador CET, que genera un senyal
d'inicialització síncron actiu per 1. La figura 4 esquematitza l'autòmat gestor del teclat a dissenyar.
NST0
NST1
NST2
NST3
NDT0
NDT1
NDT2
AUTÒMAT
GESTOR
DEL TECLAT
Figura 4: Esquema de l'autòmat gestor del teclat.
Davant la dificultat d'observar experimentalment la correctesa del vostre disseny, en ser molt curta
la durada dels senyals subministrats per l'autòmat gestor del teclat, incorporareu al vostre disseny un
mòdul que us permeti detectar el seu comportament i visualitzar-lo per un conjunt de set LEDs de la
placa DE0 d'ALTERA/Terasic.
D'una banda, pels LEDs LEDG3 a LEDG0 de la placa DE0 es visualitzarà, de forma permanent i en
binari natural, un enter TECP de 4 bits (rang 0 a 15) associat a la darrera tecla premuda. Aquest
enter serà el valor propi 0 a 9 per a les tecles 0 a 9, l'enter 10 per al símbol coixinet i l'enter 11 per al
símbol asterisc. El senyal TECP s'inicialitzarà, per efecte del polsador CET, al valor 15.
D'altra banda, pels LEDs LEDG6 a LEDG4 de la placa DE0 es visualitzarà, de forma permanent i
en binari natural, un enter CNTTECP de 3 bits (rang 0 a 7) associat al nombre de tecles, mòdul 8,
que s'han anat prement. El senyal CNTTECP s'inicialitzarà, per efecte del polsador CET, al valor 0.
La figura 5 mostra el disseny complet que heu de fer, el qual inclou l'autòmat gestor del teclat i el
mòdul detector del seu comportament.
1 2 3
4 5 6
7 8 9
* 0 #
NST0
NST1
NST2
NST3
NDT0
NDT1
NDT2
1 2 3
4 5 6
7 8 9
* 0 #
CET
AUTÒMAT
GESTOR
DEL TECLAT
CLK400
CET
OSCIL·LADOR
IDIG
IAST
ICXT
DIGIT0
DIGIT1
DIGIT2
DIGIT3
Figura 5: Esquema del disseny complet.
4 - 6
CLK400
OSCIL·LADOR
IDIG
IAST
ICXT
DIGIT0
DIGIT1
DIGIT2
DIGIT3
CET
IDIG
IAST
ICXT
DIGIT0
DIGIT1
DIGIT2
DIGIT3
MÒDUL
DETECTOR
CLK400
TECP
CNTTECP
4
3

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 4
4. REALITZACIÓ
En primer lloc, cal tenir present que en la placa DE0 no es disposa d'un oscil·lador de freqüència
400 Hz, sinó d'un de freqüència 50 MHz que es troba connectat al pin G21 del dispositiu lògic
programable EP3C16F484C6N. Si s'anomena CLK50M a aquesta entrada, cal incloure en el vostre
disseny un divisor de freqüència per 125.000 que generi el senyal de rellotge CLK400 que necessiteu
a partir del senyal CLK50M. Recordeu, però, que és convenient eliminar (o, si més no, reduir) aquest
divisor de freqüència durant les simulacions, a fi de reduir llur durada. A tal fi, podeu fer servir el
mateix paràmetre genèric versio i el mateix procés divf1 emprats a la pràctica 3.
En segon lloc, a fi de fer simulacions realistes del vostre disseny que us permetin garantir la seva
correctesa, cal subministrar a dit disseny uns senyals d'entrada de dades NDT2 a NDT0 que siguin
coherents amb les sortides de selecció que genera el propi disseny. Aquesta tasca és força feixuga i,
en conseqüència, és convenient crear un banc de proves per fer les simulacions que inclogui un
mòdul que modeli el teclat matricial.
A tal fi, es vol ampliar la biblioteca bibsed amb un nou paquet, anomenat models, que inclogui un
parell de components, anomenats, respectivament, interruptor i teclat_4x3.
El component interruptor modela un interruptor (també un polsador o una tecla) que, quan es tanca,
interconnecta els dos senyals digitals (t1 i t2) de tipus std_logic que són presents als seus terminals,
resolent els possibles conflictes elèctrics que puguin aparèixer, com ara quan s'interconnecta un nivell
baix fort (0) generat per un buffer de sortida i un nivell alt fluix (H) generat per una resistència de
"pull-up", i que, quan s'obre, independitza els dos esmentats senyals digitals (t1 i t2), que passen a
dependre novament del que tinguessin connectat a banda de l'interruptor. Per indicar quin és l'estat
de l'interruptor es disposa d'una entrada anomenada tancat activa per 1. La longitud màxima d'una
possible cadena d'interruptors s'indica mitjançant el paràmetre genèric lcadena. Seguidament trobareu
el codi VHDL de l'entitat interruptor, que heu d'incloure en un fitxer anomenat interruptor.vhd.
library ieee;
use ieee.std_logic_1164.all;
entity interruptor is generic (
lcadena : positive := 1);
port (
tancat : in std_logic;
t1 : inout std_logic;
t2 : inout std_logic);
end interruptor;
architecture funcional of interruptor is
begin
process
variable valor : std_logic;
variable temps : time;
begin
wait on t1'transaction,t2'transaction,tancat until temps /= now;
temps := now;
t1

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 4
El component teclat_4x3 modela un teclat matricial integrat per 12 tecles com el que heu de controlar.
Es basa en 12 tecles implementades amb 12 unitats del component interruptor del paquet models de
la biblioteca bibsed que s'ha descrit abans, les quals estan interconnectades entre si formant una
matriu de 4 files (senyals nst3 a nst0) per 3 columnes (senyals ndt2 a ndt0). El paràmetre genèric
lcadena de les 12 unitats del component interruptor pren el valor 6 perquè totes les files i columnes
del teclat es poden arribar a interconnectar obtenint un únic punt elèctric amb una cadena de 6 tecles
premudes. L'estat de les tecles s'indica mitjançant un vector eteclat de 12 elements. Els elements 0 a
11 estan associats a les tecles 0 a 9, coixinet i asterisc, respectivament. El component també modela
l'existència de resistències de "pull-up" connectades als senyals ndt2 a ndt0. Seguidament trobareu
el codi VHDL de l'entitat teclat_4x3, que heu d'incloure en un fitxer anomenat teclat_4x3.vhd.
library ieee;
use ieee.std_logic_1164.all;
library bibsed;
use bibsed.models.all;
entity teclat_4x3 is port (
eteclat : in std_logic_vector(11 downto 0);
nst : inout std_logic_vector(3 downto 0);
ndt : inout std_logic_vector(2 downto 0));
end teclat_4x3;
architecture estructural of teclat_4x3 is
begin
ndt

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 4
Els tres fitxers models.vhd, interruptor.vhd i teclat_4x3.vhd els heu de desar en la biblioteca d'usuari
bibsed, situada al directori .../Altera/10.0sp1/quartus/libraries/vhdl/bibsed. És convenient desar una
còpia al directori .../biblioteques quartus/bibsed que feu servir com a back-up de la vostra biblioteca
d'usuari del Quartus II.
A continuació, seguint el procediment descrit a l'apartat 6.2 de la pràctica 2, heu d'actualitzar la
biblioteca d'usuari compilada bibsed del ModelSim. No us oblideu de desar una còpia dels fitxers
resultants de la compilació al directori ...biblioteques modelsim/bibsed que feu servir com a back-up
de la vostra biblioteca d'usuari compilada del ModelSim.
En tercer lloc, a fi de simplificar aquesta pràctica, se subministra el codi en VHDL corresponent al
procés que implementa el mòdul detector del comportament de l'autòmat gestor del teclat.
detector : process (clk400)
begin
if clk400'event and clk400 = '1' then
if qcet = '1' then
tecp

SISTEMES ELECTRÒNICS
ÍNDEX
DIGITALS
PRÀCTICA 5
DISSENY D'UN SISTEMA DE COMANDAMENT
PER A L'OBERTURA I TANCAMENT
AUTOMATITZATS D'UNA PORTA
1. OBJECTIUS .................................................................................................................................... 3
2. PREPARACIÓ ................................................................................................................................. 3
3. ESPECIFICACIONS ....................................................................................................................... 3
4. RECOMANACIONS ....................................................................................................................... 4
5. AMPLIACIÓ VOLUNTÀRIA ........................................................................................................ 5

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 5
5 - 2

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 5
DISSENY D'UN SISTEMA DE COMANDAMENT PER A L'OBERTURA I TANCAMENT
AUTOMATITZATS D'UNA PORTA
1. OBJECTIUS
Aquesta pràctica té per objectiu dissenyar un sistema de comandament que gestioni l'obertura i
tancament automatitzats d'una porta i verificar el seu funcionament fent servir la maqueta d'una
porta amb un sistema d'obertura i tancament electromecànic presentada a la pràctica 3.
El sistema de comandament a dissenyar s'ha d'implementar sobre un dispositiu lògic programable
de la família Cyclone III d'ALTERA, concretament l'EP3C16F484C6N ubicat a la placa educativa
DE0 d'ALTERA/Terasic, fent servir els paquets de CAD electrònic Quartus II i ModelSim introduïts
a la pràctica 1. És recomanable emprar el llenguatge de descripció de hardware VHDL com a mètode
d'entrada del disseny a fi d'aprofitar els resultats de les pràctiques 3 i 4.
2. PREPARACIÓ
Repasseu els enunciats de les pràctiques 1, 2 i 3, en les que es varen introduir, respectivament, el
paquet de CAD electrònic Quartus II, el llenguatge de descripció de hardware VHDL i la maqueta
de la porta amb obertura i tancament automatitzats. Repasseu els dissenys en VHDL realitzats a les
pràctiques 3 i 4, ja que podreu aprofitar-los, amb petites modificacions, en la present pràctica.
Llegiu-vos detingudament les especificacions d'aquesta pràctica.
3. ESPECIFICACIONS
Es disposa de la maqueta d'una porta dotada amb un sistema d'obertura i tancament electromecànic
controlable digitalment presentada a la pràctica 3.
La porta pot estar immobilitzada (tancada i amb el passador posat) o alliberada (amb el passador
tret). Quan està alliberada, la porta pot estar oberta o tancada.
Es pot ordenar l'obertura de la porta quan aquesta està immobilitzada mitjançant dos procediments.
D'una banda, es disposa d'un teclat situat a l'exterior del recinte al qual es vol accedir a través de la
porta. Aquest teclat serveix per a la introducció d'un codi secret, que permet alliberar la porta des de
l'exterior. També serveix per a la modificació i verificació d'aquest codi secret. D'altra banda, es
disposa d'un polsador, situat a l'interior del recinte, que genera un senyal en lògica positiva CMD.
Quan es prem aquest polsador i la porta no estava alliberada, la porta s'ha d'alliberar.
La porta s'ha d'immobilitzar quan, estant alliberada, es produeixin qualsevol de les següents dues
circumstàncies:
a) Transcorreguts cinc segons des de l'alliberament de la porta, si aquesta ha romàs tancada durant
tot aquest temps.
b) Immediatament en tancar-se la porta, si aquesta ha estat oberta.
L'operació d'immobilització de la porta s'ha d'avortar, passant a alliberar-la de nou, en cas de què es
detecti que la porta es torna a obrir, a fi d'evitar malmetre el sistema d'immobilització. Per tal que
5 - 3

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 5
rebots en el detector de la porta no donin lloc a funcionaments oscil·lants del sistema, l'estat de la
porta ha de ser filtrat, no acceptant-se variacions que durin menys de 40 ms.
En el moment de la inicialització, el sistema ha d'alliberar la porta, si aquesta estava oberta, o ha
d'immobilitzar-la, en cas de què estigués tancada. Per prendre aquesta decisió haurà d'esperar a
disposar de l'estat de la porta un cop filtrat.
No es pot tenir activat el solenoide durant més de tres segons seguits. En cas de què durant aquest
temps no s'hagi completat el canvi desitjat en l'estat de la porta, el sistema de comandament s'ha de
bloquejar, desactivant el solenoide i encenent el LED associat al senyal NLEDET. Aquest LED
romandrà apagat durant el funcionament normal del sistema.
El codi secret que permet alliberar la porta des de l'exterior estarà compost pel símbol # seguit de
quatre dígits (p.e. #6238). El símbol # s'utilitzarà com indicador de nou codi: la seva introducció
comportarà, en qualsevol punt de la seqüència, passar a esperar de nou el primer dígit. Es descartarà
qualsevol tecla no esperada (p.e. el símbol *). El sistema quedarà a l'espera de la introducció de
l'indicador de nou codi en acabar d'introduir un codi secret, sigui aquest correcte o erroni, i en obrirse
o immobilitzar-se la porta.
La introducció del codi secret quan la porta estigui oberta (òbviament estarà alliberada) permetrà
verificar el codi secret i possibilitarà la seva posterior modificació. El nou codi estarà compost pel
símbol * seguit de quatre dígits (p.e. *1239). Es descartarà qualsevol tecla no esperada (p.e. el
símbol #). La introducció del codi o del nou codi s'avortarà si es tanca la porta. El nou codi no serà
aplicable fins a la seva total introducció. El codi secret aplicable inicialment ha de ser el #0000.
A fi d'indicar que el codi introduït és el correcte i que es pot procedir a la introducció del nou codi,
s'encendrà el LED associat al senyal NLEDTA, què no s'apagarà fins haver completat la introducció
del nou codi. Aquest LED romandrà apagat en qualsevol altre cas.
El sistema de comandament ha de funcionar a partir d'un rellotge de freqüència 400 Hz. El polsador
associat al senyal CET s'emprarà per reinicialitzar el sistema. La figura 1 esquematitza el sistema de
comandament per a l'obertura i tancament automatitzats d'una porta objecte d'aquesta pràctica.
4. RECOMANACIONS
En primer lloc, cal tenir present que en la placa DE0 no es disposa d'un oscil·lador de freqüència
400 Hz, sinó d'un de freqüència 50 MHz que es troba connectat al pin G21 del dispositiu lògic
programable EP3C16F484C6N. Si s'anomena CLK50M a aquesta entrada, cal incloure en el vostre
disseny un divisor de freqüència per 125.000 que generi el senyal de rellotge CLK400 que necessiteu
a partir del senyal CLK50M. Recordeu, però, que és convenient eliminar aquest divisor de freqüència
durant les simulacions, a fi de reduir llur durada.
Se suggereix que implementeu el sistema de comandament amb una entitat que inclogui, entre altres
elements, els següents processos:
- Un procés que s'encarregui d'obtenir el senyal clk400 a partir de clk50m. Aquest procés pot ser el
procés divf1 de les pràctiques 3 i 4.
- Un procés que s'encarregui d'obtenir un senyal de freqüència 25 Hz (període 40 ms) a partir del
senyal clk400. Aquest senyal pot marcar els instants en què cal inspeccionar el teclat i servir de
base per altres temporitzacions de més durada. Podeu aprofitar part d'un procés de la pràctica 4.
5 - 4

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 5
1 2 3
4 5 6
7 8 9
* 0 #
NST0
NST1
NST2
NST3
NDT0
NDT1
NDT2
CMD
NLEDTA
CET
NLEDET
Figura 1: Esquema del sistema de comandament.
- Un procés que s'encarregui d'obtenir imatges síncrones en lògica positiva de les entrades fci, fca,
npob i cmd (senyals qfci, qfca, qpob i qcmd, respectivament). Podeu aprofitar el procés sincr de la
pràctica 3.
- Un procés que s'encarregui d'obtenir una imatge filtrada qpobf del senyal qpob. Aquest procés
també subministra una indicació fiinici_qpob de què la imatge filtrada és vàlida. Podeu aprofitar el
procés filtpob de la pràctica 3.
- Un procés que s'encarregui d'inspeccionar el teclat a través dels senyals nst3 a nst0 i ndt2 a ndt0 i
de generar indicacions de tecles premudes (idig, iast, icxt i digit3 a digit0). Podeu aprofitar el
procés d'idèntiques prestacions que heu desenvolupat a la pràctica 4.
- Un procés que s'encarregui d'analitzar les seqüències de tecles premudes a partir dels senyals idig,
iast, icxt i digit3 a digit0 i que actualitzi els registres que contenen el codi secret. Aquest procés
també ha de gestionar la sortida cap al LED indicador de nova clau i subministrar una indicació de
què cal alliberar la porta.
- Un procés que s'encarregui de gestionar les sortides del sistema cap al solenoide (enp, pia i pai) i
el LED indicador de sistema bloquejat (nledet). Aquest procés pot basar-se en el procés porta que
heu desenvolupat a la pràctica 3.
5. AMPLIACIÓ VOLUNTÀRIA
SISTEMA
DIGITAL DE
COMANDAMENT
CLK400
OSCIL·LADOR
Seguidament s'indica una prestació addicional del sistema de comandament que gestiona l'obertura i
tancament automatitzats d'una porta. Aquesta prestació només s'ha de considerar com a l'enunciat
d'un exercici extra, independent de les pràctiques reglades del curs, la finalitat del qual es permetre
practicar amb el llenguatge de descripció de hardware VHDL. Aquesta prestació addicional és la
següent:
5 - 5
PAI
PIA
ENP
FCA
FCI
NPOB
DRIVER
SOLENOIDE
DETECTORS
S

SISTEMES ELECTRÒNICS DIGITALS PRÀCTICA 5
La introducció de quatre codis (de quatre dígits decimals) erronis consecutius ha de comportar la
deshabilitació del teclat durant dos minuts, tant si la porta estava immobilitzada com si estava
oberta. El nombre de codis erronis introduïts s'inicialitzarà a zero en els següents cinc casos:
a) En la inicialització del sistema.
b) Després de la deshabilitació del teclat, de forma que quan s'habiliti de nou, transcorreguts els dos
minuts, es trobi a zero.
c) Després de transcorreguts dos minuts sense que s'hagi efectuat cap acció sobre el teclat.
d) Quan s'hagi introduït el codi correcte.
e) Quan s'obri la porta des de l'interior del recinte mitjançant el polsador a l'efecte.
En tots aquests casos, el sistema quedarà a l'espera de la introducció de l'indicador de nou codi.
5 - 6