universidad latina curso de arquitectura de computadoras

CAPITULO 2
EL CPU:
TECNOLOGIAS CISC Y RISC,
OPERACIÒN INTERNA DEL CPU Y
EVOLUCIÒN DE ARQUITECTURAS

TECNOLOGÍAS CISC Y RISC
FILOSOFÍAS DE DISEÑO DE CPU’S SURGIDAS EN RESPUESTA AL
PROBLEMA DEL SALTO SEMANTICO
PROBLEMA DEL SALTO SEMÁNTICO
DIFERENCIA EN COMPLEJIDAD ENTRE INSTRUCCIONES DE LOS
4GL Y EL ASSEMBLER DE CPU´S
INCONVENIENTES CREADOS POR EL SALTO SEMÁNTICO
TAMAÑO EXCESIVO DEL CÓDIGO EN LENGUAJE MÁQUINA
DISEÑO DE COMPILADORES MÁS COMPLEJOS

ARQUITECTURA CISC (COMPLEX INSTRUCTION SET COMPUTER)
INSTRUCCIONES MÁS COMPLEJAS A NIVEL DE LENGUAJE
MÁQUINA PARA APROXIMARSE A INSTRUCCIONES 4GL’S
SUSTENTACIÓN:
ARQUITECTURA CISC
FACILITAR DISEÑO DE COMPILADORES
MEJORAR EFICIENCIA DE EJECUCIÓN
MENOS INSTRUCCIONES MENOS TIEMPO DE EJECUCIÓN
EL DISEÑO RISC PROBÓ SER MEJOR EN ESTE ASPECTO
BRINDAR SOPORTE A 4GL´S MÁS COMPLEJOS

ARQUITECTURA RISC
ARQUITECTURA RISC (REDUCED INSTRUCTION SET COMPUTER)
INSTRUCCIONES SENCILLAS EN LENGUAJE ASSEMBLER PARA
CONSTRUIR INSTRUCCIONES 4GL’S
SUSTENTACIÓN:
LUEGO DE TODA COMPILACIÓN HAY:
PREDOMINIO DE INSTRUCCIONES SENCILLAS DE
ASIGNACIÓN Y BIFURCACIÓN.
PREDOMINIO DE INSTRUCCIONES DE DEFINICION DE
VARIABLES ESCALARES LOCALES (UBICABLES EN
REGISTROS)
EN INSTRUCCIONES DE LLAMADAS Y VUELTA EL
ANIDAMIENTO NO SOBREPASA EL 4° NIVEL Y LOS
PARÁMETROS NO EXCEDEN 6 (PUEDEN GUARDARSE EN
REGISTROS).

CARACTERISTICAS DE ARQUITECTURAS
ARQUITECTURA
FORMATO DE INSTRUCCIONES
COMPLEJO
CISC
USO DE MODOS DE
DIRECCIONAMIENTO
MÁS COMPLEJOS
PREDOMINIO DE OPERACIONES
REGISTRO A MEMORIA
CPU´S CON POCOS REGISTROS
NO HAY SEGMENTACIÓN DE
INSTRUCCIONES
CISC Y RISC
FORMATO DE INSTRUCCIONES
SENCILLO
ARQUITECTURA
RISC
USO DE MODOS DE
DIRECCIONAMIENTO
MÁS SENCILLOS
PREDOMINIO DE OPERACIONES
REGISTRO A REGISTRO
CPU´S CON MUCHOS REGISTROS
PERMITE SEGMENTACIÓN DE
INSTRUCCIONES

BREVE RESEÑA DE LA EVOLUCIÓN DEL CPU

EL CPU:
ESPECIFICACIONES COMERCIALES Y CONCEPTOS
ASOCIADOS
PARÁMETROS MÁS SIGNIFICATIVOS EN LAS ESPECIFICACIONES DE UN
CPU:
FRECUENCIA DE OPERACIÓN (MULTIPLICADOR)
TAMAÑO DE REGISTROS INTERNOS
ANCHO DE BUS DE DATOS
CAPACIDAD MAX DE DIRECCIONAMIENTO (ANCHO DE BUS DE ADD)
CACHE L1: TAMAÑO Y TIPO
CACHE L2: TAMAÑO Y VELOCIDAD
TIPO DE INSTRUCCIONES PARA MANEJO MULTIMEDIA: MMX, 3DNow,
Enhanced 3DNow, o SSE
TIPO DE ARQUITECTURA INTERNA: SUPERESCALAR, CON
EJECUCIÓN DINÁMICA, SOPORTE A SMP, HYPERTHREADING.

ESPECIFICACIONES DE CPU´S INTEL

ESPECIFICACIONES DE CPU´S OTRAS MARCAS

ENTENDIENDO EL CPU
(Streaming, Lenguaje Máquina y Modelo de Programación)
MODELO CALCULADORA (DOS OPERANDOS Y
UNA OPERACIÓN) NO BASTA PARA ENTENDER
LOS CPU’S MODERNOS
ESTE MODELO SATISFACIA LA PROGRAMACIÒN
DE ENTONCES
AHORA UN MODELO MÀS AMPLIO HABLA DE
CORRIENTES (STREAMS) DE DATOS,
INSTRUCCIONES (CÒDIGO) Y RESULTADOS
EL CPU SE ENTIENDE COMO UN DISPOSITIVO
QUE REORDENA NUMEROS DESPLAZANDOLOS
DE UN LUGAR A OTRO, LEYENDO,
ESCRIBIENDO Y BORRANDO DE ACUERDO A
UNA SERIE DE ENTRADAS, UNA SERIE DE
REGLAS FIJAS PARA PROCESAR Y LA HISTORIA
ANTERIOR DE LAS ENTRADAS.

PROFUNDIZANDO EN LA CORRIENTE DE CODIGO
LA INSTRUCCIÒN DE SUMAR 2 + 3 MOSTRADA ANTES SE VERIA COMO:
LINEA CODIGO COMENTARIO
1 LOAD A, #12 LEA CONTENIDO DE CELDA RAM 12 Y LLENE REGISTRO A
2 LOAD B, #13 LEA CONTENIDO DE CELDA RAM 13 Y LLENE REGISTRO B
3 ADD A,B SUME REGISTROS A Y B. RESULTADO EN REGISTRO A
4 STORE A, #14 ALMACENE CONTENIDO DE REGISTRO A EN CELDA
EL CONTENIDO DE CELDAS RAM ANTES DE LA OPERACIÓN SERIA:
CELDA #11 #12 #13 #14
VALOR 0 2 3 0
EL CONTENIDO DE CELDAS RAM DESPÙES DE LA OPERACIÓN SERIA:
CELDA #11 #12 #13 #14
VALOR 0 2 3 5

EL LENGUAJE MAQUINA
LOS COMPILADORES TRADUCEN INSTRUCCIONES DE BINARIO A
PALABRAS COMO “LOAD”, “STORE”, “ADD” (NEMÒNICOS)
A CADA NEMÒNICO O REGISTRO CORRESPONDE UN CODIGO BINARIO
NEMONICO CODIGO DE OPERACIÓN
ADD 0000
LOAD 0001
STORE 0010
REGISTRO CODIGO
A 00
B 01
C 10
D 11
EL FORMATO DE INSTRUCCIONES MEMORIA ES ENTONCES:
BYTE 1
CODIGO OPERACIÓN REGISTRO DESTINO REGISTRO FUENTE
BYTE 1
BYTE 2
CODIGO OPERACIÓN REGISTRO DESTINO 00 REGISTRO FUENTE
EL PROGRAMA EN BINARIO SERÌA:
LINEA ASSEMBLER LENGUAJE MAQUINA
1 LOAD A, #12 00010000 00001100
2 LOAD B, #13 00010100 00001101
3 ADD A,B 00000001
4 STORE A, #14 00100000 00001110
ARITMETICA
MANEJO DE
MEMORIA

EL MODELO DE PROGRAMACION
TANTO CÒDIGO COMO DATOS ESTAN ALMACENADOS EN MEMORIA EN
CELDAS SECUENCIALES
LOS PROGRAMAS SON SECUENCIAS DE INSTRUCCIONES EJECUTADAS
EN CIERTO ORDEN
ENTONCES PARA EJECUTAR UN PROGRAMA EL CPU TENDRIA QUE
CARGAR LA PRIMERIA INSTRUCCIÓN DE UNA DIRECCIÒN INICIAL Y
CARGAR SECUENCIALMENTE LAS SIGUIENTES HASTA EL FINAL
ADD INICIAL ADD FINAL
CELDA #500 #501 #502 #503
CONTENIDO
DE CELDA
00010000 00001100 00010100 00001101 00000001 00100000 00001110
LOAD A, #12 LOAD B, #13 ADD A,B STORE A, #14
SUME REGISTROS A Y B
SIGNIFICADO CARGUE EN REG. A CARGUE EN REG. B
PONIENDO RESULTADO
CONTENIDO DE CELDA 12 CONTENIDO DE CELDA 13
EN A
ALMACENE CONTENIDO
DE REGISTRO A EN
CELDA 14

ESQUEMATICO DEL CPU Y ALGUNOS DE SUS
REGISTROS

EL PROGRAMA EJECUTADO POR EL CPU
CARGA (FETCH) INSTRUCCIÓN EN ADD SEÑALADO POR EL CONTADOR DE
PROGRAMA (PROGRAM COUNTER=PC). EN ESTE CASO EL ADD #500.
ALMACENA (STORE) INSTRUCCIÒN EN REGISTRO DE INSTRUCCIÒN (INSTRUCTION
REGISTER=IR). DECODIFICA INSTRUCCIÒN Y SUMA 1 AL PC (=501).
EJECUTA “LOAD A, #12”
CARGA (FETCH) SIGUIENTE INSTRUCCIÒN DEL ADD # 501 (LEIDO EN EL PC).
ALMACENA (STORE) INSTRUCCIÒN EN EL IR. DECODIFICA Y SUMA 1 AL PC (=502).
EJECUTA “LOAD B, #13”
CARGA (FETCH) INSTRUCCIÒN DEL ADD #502 (SEÑALADO POR EL PC).
ALMACENA INSTRUCCIÒN EN EL IR. DECODIFICA Y SUMA 1 AL PC (=503)
EJECUTA “ADD A, B”
CARGA (FETCH) INSTRUCCIÒN DEL ADD #503.
ALMACENA INSTRUCCIÒN EN EL IR. DECODIFICA Y SUMA 1 AL PC (=504)
EJECUTA “STORE A, #14”
EN LA SIGUIENTE SECUENCIA EL PROGRAMA DEBERÌA SEGUIR CON LA
INSTRUCCIÒN “HALT” DETENER PARA INDICAR FIN DEL PROGRAMA

INSTRUCCIONES DE BIFURCACION (BRANCH)
PARA EJECUTAR BRANCH INSTRUCTIONS SOLO BASTA REEMPLAZAR EL
CONTENIDO DEL PC CON EL ADD DESTINO (TARGET) DE LA INSTRUCCIÓN
EN LA SIGUIENTE CARGA EL CPU LEERÀ EL PC ENCONTRANDO ESTE
TARGET ADD
EN LOS BRANCHS CONDICIONALES IMPLICAN EVALUAR ALGO QUE DEBE
CUMPLIRSE ANTES DE SALTAR. POR ELLO SE NECESITA UN REGISTRO
ADICIONAL PARA ALMACENAR EL RESULTADO DE LA EVALUACIÒN DE LA
CONDICIÒN QUE DEBE CUMPLIRSE PREVIO AL SALTO.
ESTE REGISTRO ES EL PROGRAM STATUS WORD (PSW).
EJ: SALTE SI EL CONTENIDO DE REGISTRO A ES CERO. UNO DE LOS BITS
DEL PSW ES ACTIVO SI EL CONTENIDO DE REG. A ES 0. EL CPU LEE ESTE
BIT Y EJECUTA EL SALTO SI EL MISMO ES ACTIVO (BIT = 1).

EJEMPLO DE BRANCH INSTRUCTION
ADD CODIGO
50 SUB A, B
51 JMPZ #105
CARGA (FETCH) INSTRUCCIÓN EN ADD SEÑALADO POR EL CONTADOR DE
PROGRAMA (PROGRAM COUNTER=PC). EN ESTE CASO EL ADD #50.
ALMACENA (STORE) INSTRUCCIÒN EN REGISTRO DE INSTRUCCIÒN (INSTRUCTION
REGISTER=IR). DECODIFICA INSTRUCCIÒN Y SUMA 1 AL PC (=51).
EJECUTA “SUB A, B” (RESTA B DEL CONTENIDO DE A)
CARGA (FETCH) SIGUIENTE INSTRUCCIÒN DEL ADD # 51 (LEIDO EN EL PC).
ALMACENA (STORE) INSTRUCCIÒN EN EL IR. DECODIFICA Y SUMA 1 AL PC (=52).
EJECUTA “JMPZ #105”. SALTA A ADD 105 SI EL CONTENIDO DE (A) ES CERO. EN ESTE
MOMENTO EL CPU CONSULTA EL PSW BUSCANDO EL BIT QUE DEBE SER ACTIVO
CUANDO A=0. SI ENCUENTRA EL BIT ACTIVO (BIT=1) CAMBIA EL CONTENIDO DEL
PC A 105 SINO LO DEJA EN 52 Y CONTINÙA CON EL CICLO DE PROGRAMA.

ESPECIFICACIONES EN DETALLE Y OTROS CONCEPTOS
ASOCIADOS AL CPU Y SU ARQUITECTURA
CHIPSET (O CONJUNTO DE CHIPS):
• CIRCUITO INTEGRADOS CON FUNCIONES DE APOYO AL CPU
• USUALMENTE HAY DOS: NORTH BRIDGE Y SOUTH BRIDGE
• NORTH BRIDGE CONTIENE CONTROLADOR DE MEMORIA
• SOUTH BRIDGE CONTIENE INTERFASES PARA I/O
FSB (FRONT SIDE BUS):
• BUS DE DATOS QUE COMUNICA EL CPU CON SU CONTROLADOR DE
MEMORIA Y LA RAM PRINCIPAL.
BSB (BACK SIDE BUS):
• BUS DE DATOS ENTRE CPU Y CACHE L2 (VELOCIDAD= VEL. DE CPU).

CONCEPTOS ...
MEMORIA CACHE:
• MEMORIA DE ACCESO RÁPIDO
• GUARDA BLOQUES (RESUMENES) DE LA MEMORIA PRINCIPAL
• DIVIDIDA EN NIVEL 1 (L1) Y NIVEL 2 (L2)
• DEBE MANTENERSE SINCRONISMO DE SU CONTENIDO CON EL DE
RAM PRINCIPAL PARA QUE LOS DATOS SEAN VALIDOS
• PARA LOGRAR ESTO HAY 2 DISEÑOS: TIPO WT Y WB

CONCEPTOS ...
CACHE WT (ESCRITURA DIRECTA - WRITE THROUGH):
• ACTUALIZA RAM TAN PRONTO EL CPU ESCRIBE SOBRE UN
BLOQUE EN ELLA
CACHE WB ( RE-ESCRITURA – WRITE BACK)
• EL CPU PUEDE RE-ESCRIBIR SOBRE SUS BLOQUES TANTAS VECES
LO REQUIRA Y SOLO SE ACTUALIZA RAM CUANDO EL CPU LEE DE
ELLA.

CONCEPTOS ...
MÉTODO DE ACCESO A CACHE:
• ASOCIATIVO POR CONJUNTOS (DE 2 O 4 VÍAS O CANALES)
ACIERTO DE CACHE:
• ÉXITO DEL CPU AL ENCONTRAR DATA EN CACHÉ.
• EL DISEÑO INTEL ASEGURA UNA PROBABILIDAD DE ACIERTO
DE 90% EN L1 Y 90% EN L2.
BUS MASTER:
• PROCESADOR ALTERNATIVO EN TARJETAS CONTROLADORAS
• TIENE CAPACIDAD DE TOMAR CONTROL DEL BUS DE DATOS Y
TRANSFERIR INFORMACIÓN DIRECTAMENTE A MEMORIA.

CONCEPTOS ...
MODOS DE OPERACIÓN DE CPU:
• MODO REAL:
• ESPACIO DE DIRECCIONES DE 1 MB CON BUS DE ADD=20 BITS
• SOLO CORRE UNA APLICACIÓN OCUPANDO EL ESPACIO DE
MEMORIA DISPONIBLE.
• ARQUITECTURA CON REGISTROS DE 16 BITS.
• MODO PROTEGIDO:
• SURGE CON LA APARICION DEL 286
• MEMORIA DIVIDIDA EN 16 ESPACIOS 1 MB. BUS ADD=24 BITS
• PERMITE MULTITAREA CORRIENDO UNA APLICACIÓN EN CADA
ESPACIO
• EL OS CONTROLA QUE UNA APLICACIÓN NO INVADA EL ESPACIO
ASIGNADO A OTRA. (DE AHÍ EL NOMBRE)
• USADO EN ARQUITECTURA 286.
• PARA PASAR A MODO REAL REQUIERE REINICIO.

CONCEPTOS ...
MODOS DE OPERACIÓN DE CPU:
• MODO REAL VIRTUAL:
• SURGE CON EL 386, PRIMER SISTEMA DE 32 BITS
• USADO PARA CORRER APLICACIONES DE 16 BITS DE MODO REAL
EN UN AMBIENTE MULTITAREA DE 32 BITS
• SE ENGAÑA A LA APLICACIÓN DE MODO REAL ASIGNANDO UN
ESPACIO DE 1 MB DEL DIRECCIONAMIENTO FISICO DE 4GB
DISPONIBLE
• SISTEMA CON CAPACIDAD DE DIRECCIONAMIENTO DE 4GB. BUS
DE ADD= 32 BITS
• NO SE REQUIERE REINICIO PARA REGRESAR A MODO PROTEGIDO

CONCEPTOS ...
ARQUITECTURA SUPERESCALAR:
• DIVIDE SU BUS DE DATOS INTERNO DEL CPU EN VARIOS CANALES
PARA EJECUCIÓN SIMULTÁNEA DE INSTRUCCIONES.
• SURGE CONCEPTO DE STREAMING (CORRIENTE O CAUCE DE
INSTRUCCIONES) ASOCIADO A CPU´S RISC
MMX (MULTIMEDIA EXTENSIONS):
• 57 INSTRUCCIONES ADICIONALES AL ASSEMBLER x86 INTEL PARA
MANEJO DE MULTIMEDIA.
SIMD (SINGLE INSTRUCTION MULTIPLE DATA):
• SURGE CON LAS NECESIDADES DE VELOCIDAD DEL MULTIMEDIA
• UNA SOLA INSTRUCCIÓN OPERA SOBRE CONJUNTOS DE DATOS
• MEJORA EJECUCIÓN DE BUCLES FRECUENTES EN MULTIMEDIA

CONCEPTOS ...
SSE (STREAMING SIMD EXTENSIONS):
• 70 INSTRUCCIONES ADICIONALES A MMX DE LA ARQUITECTURA
INTEL PARA MANEJO DE MULTIMEDIA.
BENEFICIOS DEL SSE:
•RESOLUCIÓN Y CALIDAD DE IMAGEN MÁS ALTA
•MEJORA EN CALIDAD DE AUDIO Y CODECS MPEG2.
•MEJORA EN APLICACIONES DE RECONOCIMIENTO DE VOZ EN CPU
•PUEDEN OPERAR EN 4 SEGMENTOS DE DATA A LA VEZ
•USAN PREFETCH EN CACHE (PREOBTENCIÓN DE DATOS)

CONCEPTOS ...
3DNow:
• 21 INSTRUCCIONES ADICIONALES A MMX DE AMD PARA
MULTIMEDIA. TAMBIÉN OPERAN CON SIMD.
ENHANCED 3DNow:
• 24 INSTRUCCIONES ADICIONALES A 3DNow PARA MULTIMEDIA.
• SEGUN AMD LOGRA EL MISMO RENDIMIENTO SSE CON MENOS
INSTRUCCIONES.
EJECUCIÓN DINÁMICA:
• 3 TÉCNICAS DE PROCESAMIENTO PARA AUMENTAR RENDIMIENTO
DEL CPU (NACEN CON ARQUITECTURA P6 – 6 ta GENERACION).
• TÉCNICA 1 – PREDICCIÓN DE RAMAS:
EN INSTRUCCIONES DE BIFURCACION EL CPU USA ALGORITMO
PARA PREDECIR ADD DE SIGUIENTE INSTRUCCIÓN Y ASÍ TENER POR
ANTICIPADO SU UBICACIÓN.

CONCEPTOS ...
• TÉCNICA 2 – ANÁLISIS DE FLUJO DE DATOS
• SE ANALIZAN LAS INSTRUCCIONES INGRESADAS AL CPU Y SE
EJECUTAN PRIMERO LAS MAS SENCILLAS NO IMPORTA EL
ORDEN EN QUE LLEGARON
• SE ALMACENAN RESULTADOS EN EL CPU Y LUEGO SE
DESPACHAN EN EL ORDEN ORIGINAL.
• TÉCNICA 3 – EJECUCIÓN ESPECULATIVA
• EN INSTRUCCIONES DE BIFURCACION, EL CPU DECIDE EL
CAMINO CON LA PREDICCIÓN DE LA TÉCNICA 1.
• LOS RESULTADOS SON GUARDADOS EN EL CPU Y CUANDO SE
TIENE EL FLUJO DE PROGRAMA REAL SI HUBO ACIERTO LOS
RESULTADOS YA SE TIENEN.
• EN CPU’S MODERNOS ESTA TÉCNICA TIENE UN 90% DE ACIERTO
EN LAS PREDICCIONES.

CONCEPTOS ...
ARQUITECTURA DIB (DUAL INDEPENDENT BUS):
• NACE CON CPU´S DE 6a. GENERACIÓN
• DOS BUSES DE DATOS INTERNOS CPU PARA EJECUCIÓN SIMULTÁNEA
DE INSTRUCCIONES
• 2° BUS EXCLUSIVO PARA CACHE L2.
ENCAPSULAMIENTO:
• FORMA FÍSICA DEL CONTENEDOR DEL CPU
• PUEDEN SER TIPO RANURAS O TIPO SOCKETS .
ENCAPSULADOS TIPO SOCKET:
PGA: PIN GRID ARRAY (TIPO MALLA DE PINES)
SPGA: SCALED PIN GRID ARRAY
FC-PGA: FORWARDED CHIP PGA (PGA PARA CHIP INVERTIDO)
ENCAPSULADOS DE RANURA:
SEC: SINGLE EDGE CONECTOR (CUBIERTA EN UN LADO)
SEP: SINGLE EDGE PROCESSOR (SIN CUBIERTA PLÁSTICA)
SECC:SINGLE EDGE CONECTOR CARTRIDGE (CUBIERTA EN 2 LADOS)

DEFINICIONES Y CONCEPTOS ...
VOLTAJES OPERATIVOS DE CPU´S
• TENDENCIA DE DISEÑO = DISMINUIR VOLTAJE Y CONSUMO
• HASTA ANTES DEL PENTIUM HABÍA DISEÑO DE PLANO UNIFICADO
(V NÚCLEO = V DE INTERFAZ E/S)
• ACTUALMENTE SE USA DISEÑO DE PLANO DUAL. V NUCLEO < V DE
INTERFAZ E/S.
• DESDE PENTIUM PRO Y DISEÑOS POSTERIORES AL USO DE SOCKET 7
LOS CPU CUENTAN CON MÓDULO VRM (MÓDULO AUTO REGULADOR
DE VOLTAJE)
• EN ESTOS CPU LOS VOLTAJES OPERATIVOS SE DEFINEN EN PINES
LLAMADOS VOLTAJE ID (VID) DEL CHIP. SU CONEXIÓN YA SEA A
TIERRA O VCC DEFINE LOS VOLTAJES OPERATIVOS.