15. Introducción a los sistemas secuenciales

1 

15. Introducción n a los sistemas 

secuenciales 

Sistemas Digitales 

Ingeniería Técnica en Informática de Sistemas 

Curso 2006 – 2007Jaria 

Santana J. Oliverio 

Introducción 

Introducción a los secuenciales 

La capacidad de es básica para el diseño de sistemas digitales complejos 

elementos de memorización hacen posible que el comportamiento de un circuito dependa no sólo de las entradas actuales, sino también las anteriores Los objetivos de este son: 

2 

los sistemas secuenciales: circuitos capaces de recordar los valores anteriores de las entradas Definir el concepto de circuito biestable y su uso en la implementación de sistemas secuenciales Describir el diseño y comportamiento de distintos tipos de circuitos biestables

2 

Estructura del tema 


Introducción a los sistemas secuenciales 

Principios básicos de los sistemas secuenciales Circuitos biestables El biestable SR 

3 

Sistemas combinacionales 

crítica ▫El SR sincronizado 

JK 

D El biestable T 

con entradas asíncronas ▫Carrera 

activos por flanco Resumen y bibliografía Biestables 

x 0 

x 1 

x m 

… 

conjunto 

de puertas 

lógicas 

y 0 

y 1 

y n 

… 

{x 0 , x 1 , … x m } ≡X t 

{y 0 , y 1 , … y n } 

≡Y t 

Introducción a los sistemas secuenciales 4 

Y t = F(X t ) 

sistemas combinacionales se caracterizan por el hecho de que sus salidas se calculan exclusivamente a partir de los valores actuales de las entradas Este tipo de circuitos no capaz de recordar lo que ha ocurrido en el pasado, lo que limita sus posibles aplicaciones para el diseño de sistemas complejos Los

3 

Sistemas secuenciales 

x 0 

x 1 

x m 

… 

conjunto 

de puertas 

lógicas 

y 0 

y 1 

y n 

… 

{x 0 , x 1 , … x m } ≡X t 

{y 0 , y 1 , … y n } ≡Y t 


La principal diferencia de los sistemas secuenciales es que poseen componentes de memoria que permiten recordar lo sucedido el pasado Se denomina estado del sistema al contenido de los 

5 

memoria 

Y t = F(X t , X t-1 , X t-2 , …) 

Sistemas secuenciales 

de memoria, el cual depende de los valores anteriores de las entradas del sistema componentes 

sistemas secuenciales se caracterizan por el hecho Los 

Introducción a los sistemas secuenciales que sus salidas calculan conjuntamente a partir del estado del sistema y los valores actuales de entrada El término indica que el estado del sistema, y por tanto sus salidas, depende de la secuencia de valores de entrada hasta el momento presente 

6 

que los componentes memoria son finitos, el tamaño de la recordada y el conjunto de posibles valores del estado también seráfinito Dado

4 

Tipos de sistemas secuenciales 

asíncronos son aquellos que secuenciales sistemas Los 


cambian el valor del estado y las salidas siempre que hay un cambio en los valores de entrada 

7 


sistemas secuenciales síncronossólo cambian el valor del estado y las salidas en instantes de tiempo fijos determinados por una señal de reloj Los 



Principios básicos de los sistemas secuenciales Circuitos biestables 

▫Carrera crítica ▫El SR sincronizado 

JK 

8 


con entradas asíncronas Biestables activos por flanco Resumen y bibliografía

5 

Elementos de memoria 

más simple posible que es capaz de recordar circuito El 


un valor booleanoestáformado por dos puertas NOT 

9 

Elementos de memoria 

circuito se representa habitualmente con los dos inversores orientados la misma dirección y con dos salidas Q y Q’que tendrán valores complementarios Este 

circuito se denomina biestable porque puede El 

1 

Estado 0 

0 

0 

Estado 1 

1 


mantenerse de forma totalmente estable en cualquiera de dos estados posibles: 0 y 1 

10 

biestable básico es capaz de memorizar el valor un bit, aunque los diseños reales necesitarán señales de entrada para actualizar su valor Este 

0 

1 

1 

0

6 





11 

El biestable SR 


JK 




biestable SR es un circuito con dos entradas y dos Un 


salidas que consta de dos puertas NOR conectadas de forma cruzada 

12

7 

El biestable SR 

un circuito secuencial, el estado de un biestable ser Al 


SR depende tanto de los valores de entrada como del estado actual del circuito La salida Q permite conocer el estado actual del 

13 

Tabla de transiciones 

mientras que Q’es complemento de Q Las señales de entrada tienen el objetivo de cambiar el valor booleanoalmacenado por el S (set) el un 1 

se activa señal R (reset) el biestable almacena un 0 Cuando las dos señales están desactivadas el biestable biestable, 

en el estado actual La activación de las dos entradas a la vez no debe permitirse permanece 

comportamiento de un biestable se define utilizando El 


una tabla de transiciones, la cual indica el siguiente 

de las salidas en función de las entradas y el estado actual de las salidas A partir de tabla de transiciones puede obtenerse una ecuación característica que defina el biestable 

14

8 

Tabla de excitación 

de definir el comportamiento de un forma Otra 


biestable es usando una tabla de excitación Esta tabla nos muestra el valor que debe aparecer en la entrada del circuito para que se realice un determinado 

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en estado las del biestable 

Diagrama de estados 

cambio el de salidas 

caracterizar un biestable es por de forma tercera Una 


medio de un diagrama de estados Cada estado se representa un círculo Una transición entre estados se representa con una flecha Las flechas se etiquetan con los valores de las señales de entrada que causan la transición 

16

9 

Comportamiento de un biestable SR 

el comportamiento de muestra cronograma Este 


un biestable SR suponiendo que: El estado inicial del biestable es 0 Cada puerta tiene un retardo de 1,4 unidades de tiempo 

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de tiempo t0se activa la señal S, por lo instante el En 


que el estado del biestable pasa a ser 1 En el instante tiempo t1se desactiva la señal S, pero el estado del biestable sigue siendo 1 

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10 


de tiempo t2se activa la señal R, por lo instante el En 


que el estado del biestable pasa a ser 0 En el instante tiempo t3se desactiva la señal R, pero el estado del biestable sigue siendo 0 

19 


de tiempo t4se activa la señal S, por lo instante el En 


que el estado del biestable pasa a ser 1 En el instante tiempo t5activa la señal R, por lo que las dos entradas están activas al mismo tiempo 

20

11 


R estén activas al mismo tiempo las dos y S Mientras 


salidas Q y Q’valdrán 0 La señal S se desactiva primero en t6, por que el estado del biestable pasa a ser 0 y sigue siéndolo 

21 

después que desactive señal R en t7 


incluso la se de 





JK 

22 



12 

Carrera crítica en un biestable SR 

las dos entradas al mismo tiempo se de activación La 


considera una combinación prohibida en este tipo de biestables, ya que si las entradas S y R cambian mismo tiempo no se puede predecir el valor de salida 

23 


por hecho que las puertas tienen el mismo retardo, ambas salidas valdrán 1 al mismo tiempo, luego valdrán 0 mismo tiempo y asísucesivamente Esta oscilación en los valores de la salida, comúnmente llamada carrera crítica, continuaráhasta que vuelva a Dando 

un cambio en alguna de las entradas producirse 

los instantes de tiempo t8y t9se activan las señales En 


S y R respectivamente, para luego desactivarse al mismo tiempo en el instante t10 El estado del biestable será1 en el instante t10, luego será0 tras retardo de puerta y continuaráoscilando 

24

13 


NOR del biestable no tienen exactamente puertas las Si 


el mismo retardo, la puerta NOR más rápida prevalecerá y pondrásu salida a 1 

25 


que no puede asegurar que dos puertas tengan el retardo o no, las señales de entrada cambian al mismo tiempo el siguiente estado es indefinido Como consecuencia, cuando diseña un circuito con biestables SR hay que asegurarse de que las señales S y Dado 

nunca cambien de valor al mismo tiempo R 





JK 

26 



14 

El biestable SR sincronizado 

sincronizado dispone de una tercera SR biestable Un 


entrada de control C que habilita o deshabilita el funcionamiento del biestable Cuando la señal C vale 1 el biestable estáhabilitado y se 

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Biestables activos por nivel 

como un biestable SR Cuando la señal C vale 0 el biestable estádeshabilitado y permanece en su estado actual con independencia los valores de las entradas El término “sincronizado”hace referencia al hecho de comporta 

la entrada de control C suele conectarse a la señal de reloj del sistema que 

tipo de biestable suele denominarse activo por Este 


nivel porque están habilitados siempre que la entrada de control C estéen nivel activo Mientras la de estéactiva cualquier cambio las entradas del biestable afectaráal estado del mismo Cuando la señal de control estáinactiva el biestable se comporta como un elemento memoria, ya que recuerda el 

28 

anterior con independencia de los valores de entrada El diseño un biestable SR sincronizado (SR-C para abreviar) pude realizarse forma que la entrada de control C sea activa a nivel alto o activa a nivel bajo estado

15 

Comportamiento de un biestable SR-C 

un biestable SR sincronizado muestra diagrama Este 


activo a nivel alto, asícomo la tabla de transiciones que define su funcionamiento 

29 




un biestable SR suponiendo que El estado inicial del biestable es 0 Cada puerta tiene un retardo de 1,4 unidades de tiempo 

30

16 


S se pone a 1 en t0el estado del señal la Aunque 


biestable permanece en 0 El cambio de estado del biestable a 1 solo se permite cuando se activa también la señal C en t1 

31 


C se desactiva en t2, los cambios de las que vez Una 


entradas en t3y t4no afectan al estado del biestable Dado que R permanece a 1 cuando C vuelve a activarse 

t5, el estado del biestable pasa a ser 0 

32

17 


las señales no son instantáneos, es de flancos Los 


necesaria una determinada cantidad de tiempo para que la señal cambie valor Antes del cambio flanco hay un tiempo de 

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(tsetup) en que comienza el cambio Después del cambio de flanco hay un tiempo mantenimiento (thold) que la señal se estabiliza Las señales de entrada del biestable no deben cambiar durante el tiempo que dure un flanco de subida o bajada establecimiento 

la C de 

ejemplo, en el tercer pulso de la señal C Por 

Introducción a los sistemas secuenciales t11–t12debe establecimiento previo al flanco El intervalo t12–t13debe ser mayor que el tiempo de mantenimiento posterior al flanco 

34

18 





35 

El biestable JK 


JK 




objetivo del biestable JK es eliminar el problema El 


que supone para los diseños que usan biestables SR el tener prohibida una combinación de valores de entrada El biestable JK es similar al biestable SR, ya que las señales de entrada J y K son equivalentes a las señales S y R 

36 

principal diferencia es que el biestable estádiseñado para cambiar de estado cuando las dos entradas J y K se activen mismo tiempo, por lo que no hay necesidad de prohibir esta combinación de valores de entrada La

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un biestable JK podemos partir de un diseñar Para 


biestable SR La salida Q se realimenta a la entrada C, haciéndole un AND con la señal de entrada K 

37 


salida Q’se realimenta a la entrada S, haciéndole un AND con la señal de entrada J La 

única diferencia entre el funcionamiento lógico La 


del biestable JK con respecto al SR aparece cuando se activan al mismo tiempo la dos entradas J y K 

0, J y Q’, 1 Si el estado del biestable es 1, solo se activa la puerta 

38 

cuyas entradas son K y Q, por lo que el biestable pasa al estado 0 AND

20 

El biestable JK sincronizado 

un biestable JK sincronizado sería similar de diseño El 


al diseño un biestable SR sincronizado, incluyendo una señal de control C para habilitar su funcionamiento 

39 






JK 

40 



21 

El biestable D 

problema de los biestables SR es que principal El 


los diseñadores que trabajan con ellos deben estar pendientes de que las entradas no cambien a la vez 

41 

El biestable D sincronizado 

problema puede solucionarse modificando el diseño del biestable SR para que sólo tenga una señal de entrada, dando lugar al biestable D La señal de entrada D se conecta a la señal S, mientras que a la señal R se conecta la inversa de D, lo que Este 

que S y R no cambiarán al mismo tiempo garantiza 

biestable D también puede tener una entrada Un 


de control C que habilite su funcionamiento, convirtiéndose en un biestable activo por nivel 

42

22 

Comportamiento de un biestable D 



un biestable D sincronizado suponiendo que El estado inicial del biestable es 0 Debido al inversor, la transición 01 estáretrasada 4 

43 

de y transición sólo unidades 


unidades tiempo la 103 en t1, el estado del biestable activa se C señal la Cuando 

Introducción a los sistemas secuenciales 1 también estáactivada Cuando la señal C activa en t4, el estado del biestable pasa a 0 ya que la señal D estádesactivada 

44

23 


cambiado durante los pulsos de reloj hubiera D Si 


entre los instantes t1–t2y t4–t5, el estado del biestable hubiera cambiado siempre que el cambio de D hubiera ocurrido de tsetup 

45 


en el instante de tiempo t7el estado del C activarse Al 


biestable pasaráa 1 porque D estáactiva Cuando D se desactive en t8el estado del biestable pasaráa 0 siempre que el intervalo de tiempo t8–t9 sea mayor que tsetup 

46

24 





47 

El biestable T 


JK 




biestable T (toggle) representa un diseño alternativo El 


de con una sola señal de entrada Este biestable consiste un biestable JK que se han conectado las dos entradas a una única señal de entrada 

0, 0 no cambia Siempre que la señal entrada T sea 1, tanto J como K 

48 

a 1 y el estado del biestable cambia están

25 

El biestable T sincronizado 

también puede tener una entrada T biestable Un 


de control C que habilite su funcionamiento, convirtiéndose en un biestable activo por nivel 

49 






JK 

50 



26 

Entradas asíncronas 

pueden disponer de entradas asíncronas biestables Los 


independientes de la señal de reloj 

51 

Entradas asíncronas 

asíncronas, estas entradas tienen prioridad ser Al 

general, las entradas asíncronas utilizan para poner el estado del biestable a 1 (preset) o a 0 (clear) antes de su funcionamiento normal La necesidad de inicializar el estado del biestable se debe a que, por ejemplo, conectar un circuito En 

la corriente no se puede predecir cuál seráel estado inicial del biestable a 


sobre el resto de las operaciones síncronas por lo que, cuando las entradas asíncronas están activadas, el resto de entradas son ignoradas Mientras una las entradas asíncronas estéactivada, el biestable permaneceráen el estado impuesto por ella 

52 

independencia de las demás entradas 

uno presetestáactivada, será1 Q’será0 Cuando la señal de puesta a cero clearestáactivada, la salida Q será0 y la salida Q’será1 con

27 

Biestable D con entradas asíncronas 

diagrama muestra un biestable este ejemplo, Como 


D sincronizado con entradas asíncronas activas a nivel alto, que puede diseñarse fácilmente a partir de un biestable SR 

53 






JK 

54 



28 

La señal de reloj del sistema 

0 1 0 1 0 1 0 1 0 1 0 1 0 1 

funcionamiento de los circuitos sincronizados está regulado por medio de una señal de reloj que digitaliza el transcurso del tiempo El 

Introducción a los sistemas secuenciales 55 

Activación n por niveles 

valor de la señal de reloj cambia de 0 a 1 y viceversa a intervalos fijos, de una forma cíclica y continua Al ser una señal digital, el reloj divide el tiempo El 

una secuencia de instantes, cada uno de los cuales se identifica alternativamente con un 0 o con un 1 en 

biestables activos por nivel están habilitados Los 


siempre que la señal de reloj del sistema estáen un nivel determinado, ya sea cero o uno Por ejemplo, este diagrama muestra tres biestables D conectados en cadena y con una misma señal de reloj 

56 

01 4 La latencia del cambio 10 de 3 unidades de tiempo

29 

Problemas de la activación n por niveles 

este circuito es que el valor X entre en de objetivo El 


el primer biestable durante el primer pulso de reloj y luego vaya pasando a los siguientes biestables en los pulsos de reloj posteriores 

57 

Problemas de la activación n por niveles 

embargo, como puede verse en este cronograma, el funcionamiento del circuito es distinto del esperado Sin 

circuito anterior ha funcionado de forma errónea El 


debido a que el pulso de reloj duraba demasiado Aunque pueda parecer que reducir ancho del pulso hasta igualarlo al retardo del podría ser la solución, esto presentaría varios problemas El retardo del biestable no siempre el mismo, por lo que 

pulso que sirva para poner un a 1 puede no servir 

58 

ponerlo a 0 y viceversa No se puede medir el retardo del biestable con total precisión, por lo que un pulso demasiado corto podría no dar tiempo a que el biestable cambie valor La frecuencia de la señal reloj limitada físicamente para

30 

Biestables maestro-esclavo 

esclavo 

solución a este problema es combinar dos posible Una 


biestables, dando lugar a un biestable maestro-esclavo 

entrada al circuito La salida del biestable maestro la entrada del esclavo 

59 


esclavo 

salida del biestable esclavo es la salida del circuito Ambos biestables se sincronizan con una misma señal de reloj, pero el maestro se habilita cuando el reloj está a 0 y esclavo cuando el reloj estáa 1 La 

ventaja de los biestables maestro-esclavo es que La 


nunca están completamente habilitados 

estáhabilitado el esclavo estádeshabilitado Cuando el maestro estádeshabilitado el esclavo estáhabilitado Un ejemplo de este funcionamiento puede verse en el siguiente cronograma 

60

31 


esclavo 

entrada D pasa a valer 1 en t0el biestable la Cuando 


maestro cambia su estado porque estáhabilitado, pero el cambio no se propaga al esclavo 

61 


esclavo 

maestro vuelve a ser habilitado en t2, por biestable El 

cambio solo se propaga al esclavo cuando el reloj cambia y lo habilita en t1 El 


lo que su estado cambia cuando entrada D pasa a valer 0 en t3 Este cambio no se propaga al esclavo hasta que la señal de reloj cambia de nuevo y lo habilita t4 

62

32 


esclavo 

maestro vuelve a estar deshabilitado a biestable El 


partir de t5, por lo que el cambio de D no es tenido hasta que es habilitado en t6, aunque teniendo en cuenta el retardo debido al inversor de la señal de reloj 

63 

Captación n de señales en los flancos 

cambio solo se propaga al esclavo cuando el reloj cambia y lo habilita en t7 El 

general, se puede decir que el valor de la señal D se En 


capta en de subida del reloj 

es captado por maestro antes del flanco de subida del reloj El valor entrada D se transfiere al biestable maestro justo después del flanco de subida del reloj 

64

33 


maestro-esclavo podemos esquema el Utilizando 


reconstruir el circuito de tres biestables encadenados que planteamos anteriormente 

65 


en este cronograma, cuando la verse puede Como 

circuito tendráun seis biestables representan el estado total del circuito, aunque consideraremos que las salidas del circuito vienen dadas por los biestables esclavo El 


señal entrada en t0sólo el primer maestro responderácambiando en t1 

66

34 


cambiarápoco después, pero el esclavo primer El 


cambio no se propagaráal segundo maestro hasta t2 

67 


maestro ya ha cambiado, el segundo segundo el Aunque 


esclavo ignoraráel cambio hasta que sea habilitado al comienzo del segundo pulso de reloj en t4 

68

35 


también cambie el tercer originaráque cambio Este 


maestro un poco después pero, de nuevo, el cambio no se propagaráal esclavo hasta el siguiente pulso de reloj 

69 


hemos obtenido el comportamiento manera esta De 


deseado del circuito: que el valor de la entrada se propague al siguiente biestable en cada pulso de reloj 

70

36 


el contenido del circuito se desplaza una tanto, lo Por 


posición a la derecha en cada flanco de subida del reloj, comenzando en 000 y pasando a 100, 010, 001 y 000 

71 

Biestables activos por flanco 

0 1 0 1 0 1 0 1 0 1 0 1 0 1 

es una las técnicas más conocidas para construcción de circuitos biestables que se activen en los flancos de una señal de reloj, ya sea en los flancos de subida o en los bajada Ésta 

breve duración del flanco evita los problemas que La 

Introducción a los sistemas 72 

en los biestables activos por nivel Por este motivo, los biestables activos por flanco son usados muy frecuentemente para el diseño de sistemas digitales secuenciales aparecían

37 

Biestables activos por flanco 

por flanco se identifica por medio activo biestable Un 


de un pequeño triángulo dibujado junto a la entrada de la señal de reloj 

73 


que estos circuitos sólo cambian de estado en los flancos de reloj, podemos definir el estado de un sistema secuencial como el contenido todos los biestables durante el intervalo tiempo entre flancos de reloj Dado 





JK 

74 



38 

Resumen 

sistemas secuenciales son capaces de recordar Los 


valores anteriores de las señales de entrada gracias a la utilización de circuitos biestables 

75 

Bibliografía 

biestables se suelen diseñar de forma que el valor almacenado cambie únicamente en el flanco de subida o de bajada de una señal de reloj que sincroniza el funcionamiento del sistema su totalidad Gracias a esto, la salida de un sistema secuencial no sólo depende los valores actuales de las entradas, Los 

también del estado actual del sistema, que es definido por contenido de todos sus biestables sino 

de Diseño Digital Principios 


Capítulo 6 Daniel D. Gajski PrenticeHall, 1997 

76

15. Introducción a los sistemas secuenciales

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