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Comparadores en VHDL
VHDL tiene operadores de comparación para todos los tipos
predefinidos. Igualdad (=) y desigualdad (/=) se aplican a todos los tipos; para
los arrays y los tipo record, los operandos deben tener el mismo tamaño y
estructura, y los operandos se comparan componente a componente.
Los otros operadores de comparación, >, = y

El siguiente programa VHDL produce todas las salidas de comparación
para comparar enteros sin signo de 8 bits. Como los dos vectores de entrada A
y B tienen igual longitud, el programa produce el resultado deseado:
library IEEE;
use IEEE.std_logic_1164.all;
entity vcompare is
port (
A, B: in STD_LOGIC_VECTOR (7 downto 0);
EQ, NE, GT, GE, LT, LE: out STD_LOGIC
);
end vcompare;
architecture vcompare_arch of vcompare is
begin
process (A, B)
begin
EQ