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ELE6306 – Test de systèmes électroniques<br />
<strong>Solution</strong> EXAMEN FINAL, Automne 2005<br />
Durée : 2h30<br />
Documents et calculatrices autorisés<br />
1. Exercice 1 (5 pts)<br />
Répondre brièvement aux questions suivantes en justifiant vos réponses :<br />
1.1 Quels sont les paramètres importants dont il faut tenir compte pour fixer le niveau<br />
de qualité d’un circuit donné ?<br />
Le niveau de qualité de la carte utilisant le circuit intégré en question.<br />
Le nombre de circuits intégrés sur la carte en question.<br />
1.2 Pourquoi pour un processus de fabrication donné, le test de caractérisation est<br />
effectué sur seulement un lot de circuits intégrés et pas sur tous les circuits intégrés ?<br />
Le test de caractérisation ne détecte pas les défauts de fabrication, mais permet de vérifier les<br />
limites de fonctionnement du circuit intégré. Ces limites sont en général identiques pour tous<br />
les circuits intégrés tant qu’on n’a pas modifié le processus de fabrication.<br />
1.3 Que représentent les marges de bruit d’une famille logique ?<br />
Les marges de bruit représentent la robustesse de la famille logique, c-à-d la capacité à<br />
reconnaître les niveaux logiques 0 et 1 en présence du bruit.<br />
1.4 En supposant que le processus de fabrication est fixe, comment peut-on améliorer le<br />
rendement pour un circuit intégré donné ?<br />
Réduire la surface du circuit.<br />
Analyser les circuits défectueux pour améliorer le layout du circuit.<br />
1.5 Quel est l’avantage principal d’un simulateur « Even Driven » ?<br />
L’avantage principal de ce type de simulateur est la vitesse. En effet, le simulateur « Even<br />
Driven » ne simule que les portes dont une des entrées a changé, ce qui permet de réduire<br />
considérablement le temps de simulation<br />
1.6 Quelles sont les étapes importantes d’un algorithme de génération automatique de<br />
vecteurs de test ?<br />
Il y a 2 étapes importantes :<br />
Étape d’activation de la faute.<br />
Étape de propagation de la faute.<br />
1.7 Comment et dans quels contextes utilise-t-on les mesures de contrôlabilité et<br />
d’observabilité d’un signal donné ? (1pt)<br />
On utilise ces mesures de testabilités dans les algorithmes de génération automatique de<br />
vecteurs de test et dans les techniques d’insertion de points de test. Pour les ATPG, les<br />
mesures de contrôlabilité permettent de choisir les meilleurs portes à travers les quelles on<br />
remonte (backtrace) jusqu’aux entrées primaires et les mesures d’observabilité permettent de<br />
choisir les meilleurs portes à travers les quelles on propage la faute jusqu’aux sorties<br />
primaires.<br />
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ELE6306 – <strong>Solution</strong> Examen final 1/8 A. Khouas<br />
29/11/2005
1.8 Quel est le problème majeur des algorithmes de génération automatique de vecteurs<br />
de test ? Quelle est la source de ce problème ?<br />
Problème de remontées (backtraces) avec conflits qui est du aux reconvergences dans le circuit<br />
des signaux ayant un fanout > 1.<br />
1.9 Quelle est la différence entre les deux éléments mémoires suivants : « Multiplexed<br />
Data Flip-Flop » et « Two-Port Flip-Flop » ?<br />
Les deux sont des éléments mémoires avec scan, ce qui les différencie est la méthode utilisée<br />
pour le choix des modes normal et scan. MD-FF utilise un multiplexeur pour choisir entre<br />
l’entrée scan et l’entrée fonctionnelle et 2P-FF utilise deux horloges.<br />
Remarque : Toutes les questions du sujet pour les quelles je n'ai pas précisé le nombre de points<br />
sont sur 0,5 point.<br />
2. Exercice 2 (5 pts)<br />
On suppose que le rendement Y d’un processus de fabrication de circuits intégrés est<br />
donné par la formule suivante :<br />
d∗<br />
A<br />
Y = (1 + )<br />
0.5<br />
−0.5<br />
d est la densité de défauts (nombre de défauts par cm 2 ).<br />
A est la surface du circuit intégré en cm 2 .<br />
2.1 On souhaite fabriquer un circuits intégré ayant une surface de 1 cm 2 avec un<br />
processus de fabrication ayant une densité de défaut de 0.5 défaut/cm 2 . Calculer le<br />
rendement pour ce circuit.<br />
Y =1/ sqrt(1+0.5*1/0.5) = 70.7 %<br />
2.2 On suppose que le processus de fabrication utilise des gaufres « wafers » qui<br />
permettent de fabriquer 400 dés « dies » ayant une surface de 1 cm 2 . On suppose que<br />
le coût de fabrication d’une gaufre est de 100$ et que le coût de test de la gaufre est<br />
de 100$. Quel est le coût total de revient par bon dé ? (1pt)<br />
Nombre de dés par gaufre = 400<br />
Nombre de dés non défectueux = 400 * Y<br />
Coût de revient = coût total / nombre de dés non défectueux = 200/400/Y = 0.71 $<br />
2.3 Un des inconvénients des techniques de conception en vue du test « DFT » est<br />
l’augmentation en surface engendrée par ces techniques. En vous basant sur les<br />
questions précédantes, expliquer comment l’augmentation de la surface affecte-t-elle<br />
le coût de revient d’un dé ?<br />
L’augmentation en surface affecte le coût de revient à deux niveaux :<br />
Ça diminue le rendement.<br />
Ça diminue le nombre total de dés par gaufre.<br />
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ELE6306 – <strong>Solution</strong> Examen final 2/8 A. Khouas<br />
29/11/2005
2.4 Pour le circuit de la question 2.1, on souhaite implémenter une technique de<br />
conception en vue du test qui permet de ramener le coût du test de la gaufre à 50$.<br />
Mais cette technique de DFT augmente de 10% la surface du circuit intégré. Est-il<br />
plus avantageux d’appliquer cette technique ou non ? justifier votre réponse (2 pts)<br />
A dft = 1+ 1*0.1 = 1.1 cm 2<br />
Y dft = 1/ sqrt(1+0.5*1.1/0.5) = 69 %<br />
Nombre de dés par gaufre dft = 400/1.1 = 363.63<br />
Nombre de dés non défectueu dft x = 363.63 * Y dft =250.9<br />
Coût de revient dft = 150/250.9 =0.60$<br />
Cette technique de DFT est donc plus avantageuse en terme de coût de revient par circuit.<br />
2.5 Pour un processus donné de fabrication de circuits intégrés, est-il possible de<br />
fabriquer un circuit intégré ayant une surface de l’ordre de la surface de la gaufre ?<br />
Justifier votre réponse. (1pt)<br />
Oui si le circuit à fabriquer est composé de plusieurs cellules identiques et si on prévoit des<br />
cellules supplémentaires et un mécanisme de diagnostic et de remplacement des cellules<br />
défectueuses.<br />
Non sinon, car la majorité ou la totalité (selon la surface du circuit) des circuits fabriqués<br />
seront défectueux.<br />
3. Exercice 3 (5 pts)<br />
A1<br />
A2<br />
S1<br />
S4<br />
A3<br />
S2<br />
A4<br />
S5<br />
S6<br />
S7<br />
A5<br />
S3<br />
A6<br />
A7<br />
F<br />
A8<br />
Figure 3-1<br />
Soit le circuit de la Figure 3-1, A 1 , A 2 , … A 8 sont des entrées primaires et F est une sortie<br />
primaire.<br />
3.1 Donner la table de vérité en notation (0,1,D,D’) pour la porte XOR.<br />
F=A xor B 0 1 D D’<br />
0 0 1 D D’<br />
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ELE6306 – <strong>Solution</strong> Examen final 3/8 A. Khouas<br />
29/11/2005
1 1 0 D’ D<br />
D D D’ 0 1<br />
D’ D’ D 1 0<br />
Tab. 3-1<br />
3.2 Calculer l’observabilité combinatoire CO(A5) du signal A5. Justifier vos calculs. (1pt)<br />
CO(A5) = CO(S3) + 1 + Min(CC1(A6) ; CC0(A6)) =CO(S3) + 2<br />
CO(S3) = CO(S5) + 1 + CC0(S2)<br />
CC0(S2) = Min(CC0(A3) + CC0(A4) ; CC1(A3) + CC1(A4)) + 1 = 3<br />
CO(S3) = CO(S5) + 1 + 3 = CO(S5) + 4<br />
CO(A5) = CO(S5) + 4 + 2 = CO(S5) + 6<br />
CO(S5) = CO(S6) + 1<br />
CO(A5) = CO(S6) + 1 + 6 = CO(S6) + 7<br />
CO(S6) = CO(S7) + CC0(S4) + 1<br />
CC0(S4) = CC0(S1) + CC0(S2) + 1<br />
CC0(S1) = CC0(S2) = 3<br />
CC0(S4) = 3 + 3 + 1 = 7<br />
CO(S6) = CO(S7) + 7 + 1 = CO(S7) + 8<br />
CO(A5) = CO(S7) + 8 + 7 = CO(S7) + 15<br />
CO(S7) = CO(F) + CC1(A7) + CC1(A8) + 1 = 4<br />
CO(A5) = 4 + 15 = 19<br />
3.3 En utilisant l’algorithme D, trouver tous les vecteurs qui détecte la faute A1@0.<br />
Expliquer les différentes étapes. (1 pt)<br />
Setup : A1=1 ==> A1=D ;<br />
Propagation : A2=0 ou 1 ==> S2=D ou D’<br />
S2=0 ==> S4=D ou D’<br />
S6=0 ==> S7= D ou D’<br />
A7A8=11 ==> F=D ou D’<br />
Justification : S6=0 ==> S5=1<br />
S5=1 ==> S2=1 (conflit) ou S3=1<br />
S3=1 ==> A5A6=01 ou 10<br />
S2=0 ==> A3A4=00 ou 11<br />
Les vecteurs qui détectent la faute A1@0 sont de la forme :<br />
A 1 , A 2 , … A 8 = 1x000111, 1x001011, 1x110111, 1x111011 (8 vecteurs)<br />
3.4 En utilisant la simulation de fautes déductive, trouver la liste de toutes les fautes<br />
détectées par le vecteur A 1 A 2 …A 8 = 11111111. (1pt)<br />
S1S2…S7F = 0 0 0 1 1 0 1 1<br />
LS1 ={S1@1} ∪ (LA1 ∪ LA2) – (LA1 ∩ LA2) = {S1@1;A1@0;A2@0}<br />
LS2 ={S2@1} ∪ (LA3 ∪ LA4) – (LA3 ∩ LA4) ={S2@1;A3@0;A4@0}<br />
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ELE6306 – <strong>Solution</strong> Examen final 4/8 A. Khouas<br />
29/11/2005
LS3 ={S3@1} ∪ (LA5 ∪ LA6) – (LA5 ∩ LA6) = {S3@1;A5@0;A6@0}<br />
LS4 ={S4@1} ∪ (LS2 ∪ LS1) – (LS2 ∩ LS1)<br />
= {S4@1;S2@0;A3@0;A4@0;S1@1;A1@0;A2@0}<br />
LS5 ={S5@1} ∪ (LS3 ∪ LS2) – (LS3 ∩ LS2)<br />
= {S5@1;S3@1;A5@0;A6@0;S2@0;A3@0;A4@0}<br />
LS6 ={S6@0} ∪ LS5<br />
= {S6@0; S5@1; S3@1;A5@0;A6@0;S2@0;A3@0;A4@0}<br />
LS7={S7@0} ∪ (LS6 – LS4) = {S7@0;S6@0;S5@1;S3@1;A5@0;A6@0}<br />
LF = {F@0} ∪ LA7∪ LA8 ∪ LS7<br />
= {F@0; A7@0;A8@0;S7@0;S6@0;S5@1;S3@1;A5@0;A6@0}<br />
3.5 Calculer les probabilités des signaux S1, S2, S3, S4, S5, S6, S7 et F, en supposant que<br />
la probabilité des signaux d'entrée est de 1/2, expliquer vos calculs. (1pt)<br />
Ps1 = Ps2 = Ps3 = PA1.(1-PA2) + (1-PA1).PA2 = 1/2*1/2+1/2*1/2 = 1/2<br />
Ps4 = Ps5 = 1- (1-Ps1)(1-Ps2) = 3/4<br />
Ps6 = 1/4<br />
Ps7 : S2=0 ==>Ps7(S2=0) = 3/4<br />
S2=1 ==>Ps7(s2=1) = 1<br />
Ps7 = Ps2.1 + (1-Ps2).3/4 = 1/2+3/8 = 7/8<br />
PF = 1/2 . 1/2 . 7/8 = 7/32<br />
3.6 Calculer les probabilités de détection des fautes suivantes : A1@1 et S2@1 (en<br />
supposant toujours que la probabilité des signaux d'entrée est de 1/2), expliquer vos<br />
calculs.<br />
P A1@0 = (1-PA1).(1-Ps2).(1-Ps6).PA7.PA8 = 1/16 . 1/8 = 3/64<br />
P S2@0 = (1-PS2).Max((1-Ps1).(1-Ps6) ;(1-Ps3).(1-PS4)).PA7.PA8 =1/8 . 1/8 = 3/64<br />
4. Exercice 3.6 (5 pts)<br />
Soit la carte PCB de la figure 5-1 contenant 4 circuits avec Boundary-Scan. Les plots<br />
TDI/TDO des 4 circuits sont chaînés dans le sens suivant : IC1, IC2, IC3 et IC4. Le tableau<br />
5-1 contient les longueurs des registres instruction ainsi que les codes instruction pour<br />
chacun des 4 circuits.<br />
4.1 Dans le mode INTEST, à quel état le vecteur décalé est-il appliqué au cœur du circuit<br />
sous test ?<br />
Update.<br />
4.2 Dans le mode EXTEST, à quel état le vecteur décalé est-il appliqué aux<br />
interconnexions du circuit sous test ?<br />
Update.<br />
4.3 On souhaite effectuer les opérations suivantes :<br />
1) Faire fonctionner les circuits IC1, IC2 et IC3 en mode normal.<br />
2) Observer les entrées sorties du circuit IC3.<br />
3) Tester le cœur du circuit IC4.<br />
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ELE6306 – <strong>Solution</strong> Examen final 5/8 A. Khouas<br />
29/11/2005
Dans quels modes faut-il configurer les différents circuits de la carte ? (1 pt)<br />
IC1 et IC2 : BYPASS<br />
IC3: SAMPLE/PRELOAD<br />
IC4: INTEST<br />
4.4 Donner la séquence complète pour configurer les circuits IC1, IC2 et IC3 en mode<br />
BYPASS et le circuit IC4 en mode EXTEST (on suppose qu'on démarre et on revient à<br />
l'état RTI). (1 pt)<br />
La séquence de bits à entrer est : 1111111100<br />
TAP(1, X, Z) Select-DR<br />
TAP(1, X, Z) Select-IR<br />
TAP(0, X, Z) Capture-IR<br />
TAP(0, X, 1) Shift-IR<br />
TAP(0, 0, 0) Shift-IR<br />
TAP(0, 0, 1) Shift-IR<br />
TAP(0, 1, 0) Shift-IR<br />
TAP(0, 1, 1) Shift-IR<br />
TAP(0, 1, 0) Shift-IR<br />
TAP(0, 1, 0/1) Shift-IR<br />
TAP(0, 1, 1) Shift-IR<br />
TAP(0, 1, 0) Shift-IR<br />
TAP(0, 1, 0/1) Shift-IR<br />
TAP(1, 1, Z) Exit1-IR<br />
TAP(1, X, Z) Update-IR<br />
TAP(1, X, Z) Select-DR<br />
TAP(0, X, Z) RTI<br />
4.5 On suppose que les circuits IC1, IC2 et IC3 sont en mode BYPASS et le circuit IC4 en<br />
mode INTEST. Donner la séquence complète pour tester le circuit IC4 avec les deux<br />
vecteurs suivants (on suppose qu'on démarre et on revient à l'état RTI) : (2 pts)<br />
a. I 4_1 I 4_2 I 4_3 = 001 ==> O 4_1 O 4_2 O 4_3 = 110<br />
b. I 4_1 I 4_2 I 4_3 = 110 ==> O 4_1 O 4_2 O 4_3 = 001<br />
TAP(1, X, Z)<br />
TAP(0, X, Z)<br />
TAP(0, X, X)<br />
TAP(0, 1, X)<br />
TAP(0, X, X)<br />
TAP(0, X, X)<br />
TAP(1, X, Z)<br />
TAP(1, X, Z)<br />
Select-DR<br />
Capture-DR<br />
Shift-DR<br />
Shift-DR<br />
Shift-DR<br />
Shift-DR<br />
Exit1-DR<br />
Update-DR<br />
TAP(1, X, Z)<br />
TAP(0, X, Z)<br />
TAP(0, X, 0)<br />
TAP(0, 1, 1)<br />
TAP(0, 1, 1)<br />
Select-DR<br />
Capture-DR<br />
Shift-DR<br />
Shift-DR<br />
Shift-DR<br />
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ELE6306 – <strong>Solution</strong> Examen final 6/8 A. Khouas<br />
29/11/2005
TAP(0, 0, X)<br />
TAP(0, X, X)<br />
TAP(0, X, X)<br />
TAP(1, X, Z)<br />
TAP(1, X, Z)<br />
TAP(1, X, Z)<br />
TAP(0, X, Z)<br />
TAP(0, X, 1)<br />
TAP(0, X, 0)<br />
TAP(0, X, 0)<br />
TAP(1, 1, Z)<br />
TAP(1, X, Z)<br />
TAP(0, X, Z)<br />
Shift-DR<br />
Shift-DR<br />
Shift-DR<br />
Exit1-DR<br />
Update-DR<br />
Select-DR<br />
Capture-DR<br />
Shift-DR<br />
Shift-DR<br />
Shift-DR<br />
Exit1-DR<br />
Update-DR<br />
RTI<br />
Figure 4-1<br />
4.6<br />
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ELE6306 – <strong>Solution</strong> Examen final 7/8 A. Khouas<br />
29/11/2005
Circuit IR<br />
Codes instruction<br />
BYPASS EXTEST INTEST PRELOAD<br />
IC1 3 111 000 001 100<br />
IC2 3 111 000 001 100<br />
IC3 2 11 00 01 10<br />
IC4 2 11 00 01 10<br />
Tableau 4-1<br />
Bon examen !<br />
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ELE6306 – <strong>Solution</strong> Examen final 8/8 A. Khouas<br />
29/11/2005