Ghizlane LHAIRECH-LEBRETON, Philippe COUSSY, Eric MARTIN
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COLLOQUE NATIONAL<br />
DU<br />
GDR SOC-SIP<br />
IEF – Centre Scientifique d’Orsay – Bât 220<br />
Mercredi 10 Juin – Vendredi 12 juin 2009<br />
PROGRAMME<br />
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Mercredi 10 Juin<br />
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10h30-11h30 :<br />
Session Ouverture<br />
10h30-10h40 : Ouverture par M. Renovell & J.O. Klein<br />
10h40-10h50 : Bienvenue par l’IEF<br />
10h50-11h10 : Organisation du Colloque par J.O. Klein<br />
11h10-11h30 : Activités du GDR par M. Renovell<br />
11h30-13h00 : Session Poster P1 : Reconfigurable<br />
Responsables : B. Granado, G. Sassatelli<br />
1.1 Reconfigurable MPSoCs for On-Demand<br />
Linfeng YE, Jean-<strong>Philippe</strong> DIGUET, Guy GOGNIAT (Lab-STICC)<br />
1.2 Secure FPGA Designs using WDDL<br />
Shivam BHASIN, Tarik GRABA, Jean-Luc DANGER (Institut TELECOM)<br />
1.3 A proposed Network Topology for System-on-Chip<br />
Samer DAMAJ, Thierry GOUBIER, Bernard POTTIER, Frederic BLANC (CEA, UBO, KALRAY)<br />
1.4 Placement hors-ligne des tâches matérielles sur FPGA<br />
Belaid IKBEL, Fabrice MULLER, Maher BENJEMAA (LEAT)<br />
1.5 Démarche pour la création de modèles transactionnels pour l’évaluation de performances<br />
Anthony BARRETEAU, Sébastien LE NOURS, Olivier PASQUIER, Jean-Paul CALVEZ (IREENA)<br />
1.6 Placement et ordonnancement des tâches matérielles sur des zones reconfigurables en utilisant le « Bees<br />
Algorithm »<br />
Bassem OUNI, Fabrice MULLER, Maher BEN JEMAA (LEAT)<br />
1.7 IEEE 802.11 WIFI Partial Bitstreams Diffusion<br />
Jérémie CRENNE, Pierre BOMEL, Guy GOGNIAT, Jean-<strong>Philippe</strong> DIGUET (LabSTICC)<br />
1.8 Interface Radio IR-UWB Reconfigurable pour les Réseaux de Microsystèmes Communicants.<br />
Aubin LECOINTRE, Daniela DRAGOMIRESCU, Robert PLANA (LAAS)<br />
1.9 HW/SW MPSoC architecture exploration for a robotic vision application<br />
Thomas LEFEBVRE, François VERDIER (ETIS)<br />
1.10 Reconfiguration dynamique d'un NoC intégré à une plate-forme radio-logicielle compatible SCA<br />
Gaël ABGRALL, Frédéric LE ROY, Jean-<strong>Philippe</strong> DIGUET, Guy GOGNIAT, Jean-<strong>Philippe</strong><br />
DELAHAYE (ENSIETA, Lab-STICC, DGA)<br />
1.11 Flot d'ordonnancement temps réel d'un ensemble de tâches pour architecture reconfigurable<br />
Antoine EICHE, Daniel CHILLET, Sébastien PILLEMENT, Olivier SENTIEYS (IRISA)<br />
1.12 OLLAF : une architecture reconfigurable dynamiquement a grain fin pour le support d’OS<br />
Samuel GARCIA, Bertrand GRANADO (ETIS)
1.13 Case study analysis of linear Chirp and multi-tones radar signals through simulations and measurement<br />
with HYCAM-Research test bench<br />
Julien LE KERNEC, <strong>Philippe</strong> DREUILLET, Gérard BOBILLOT, Juan-Carlos CASTELLI, Patrick<br />
GARDA, Olivier ROMAIN, Julien DENOULET (ONERA, LISIF)<br />
1.14 Ordonnancement et placement en ligne de tâches sur FPGA<br />
Guy WASSI, Geoff LAWDAY, Amine BENKHELIFA, Francois VERDIER (Bucks New University,<br />
ETIS)<br />
1.15 Reconfigurable Hardware for a Network of Self-organized Nodes<br />
Kevin CHENG, Camel TANOUGAST, Christophe BOBDA, Abbas DANDACHE (Potsdam<br />
University, LICM)<br />
1.16 Conception d’un FPGA à base de mémoire MRAM<br />
Yoann GUILLEMENET, Lionel TORRES (LIRMM)<br />
1.17 Méthode d’apprentissage neuronale on-chip pour les matrices de nano-composants<br />
Djaafar CHABI, Jacques-Olivier KLEIN, Yves LHUILLIER (IEF, CEA-LEM SACLAY)<br />
1.18 Video Adaptation Acceleration in a Home Networking Context<br />
Willy AUBRY,<br />
1.19 Architecture flexible pour la stéréovision embarquée<br />
Mehdi DAROUICH, Stéphane GUYETANT, Dominique LAVENIER (CEA, ENS)<br />
1.20 Gestion de la mémoire pour la réutilisation de pixels dans les algorithmes d'estimation de mouvement<br />
Cécile PALUD, Olivier SENTIEYS, Emmanuel CASSEAU (IRISA)<br />
1.21 Self-adaptability in Multi-processor Embedded Systems<br />
G.M. ALMEIDA, S. VARYANI, G. SASSATELLI, R. BUSSEUIL, P. BENOIT, L. TORRES,<br />
M. ROBERT (LIRMM)<br />
13h00–14h30 : Repas<br />
14h30-15h30 : Session Exposé E1 : Consommation et Energie<br />
Responsables : N. Julien et C. Belleudy<br />
14h30 : "Challenges et Opportunités de réduction de l’énergie dans les réseaux de capteurs sans fil"<br />
Olivier Sentieys<br />
15h00 : "Vers des systèmes adaptatifs pour une optimisation de la puissance dissipée"<br />
Marc Belleville<br />
15h30-17h00 : Session Poster P2 : 'Test & Tolérance', 'Systèmes Hétérogènes'<br />
'Technologies Emergentes'<br />
Responsables : P. Girard, R. Leveugle, I. O’Connor, P. Garda<br />
J.O. Klein, C. Maneux<br />
• TEST & TOLERANCE<br />
2.1 Sûreté de fonctionnement pour les implants médicaux<br />
Fanny LE FLOCH, Serge BERNARD, Fabien SOULIER, Guy CATHEBRAS (LIRMM)<br />
2.2 Trade-off between Power Dissipation and Delay Fault Coverage For LOS and LOC Testing Schemes<br />
Fangmei WU, Luigi DILILLO, Patrick GIRARD, Serge PRAVOSSOUDOVITCH, Arnaud VIRAZEL,<br />
Alberto BOSIO, Xiao WEN (LIRMM, KYUSHU Institut of Technology)<br />
2.3 SRAM Core-cell Quality Metrics<br />
Renan ALVES FONSECA, Luigi DILILLO, Alberto BOSIO, Patrick GIRARD, Serge<br />
PRAVOSSOUDOVITCH, Arnaud VIRAZEL, Nabil BADEREDDINE (LIRMM,INFINEON)<br />
2.4 Design methodology of reliable stack processor core<br />
Mohsin AMIN, Camille DIOU, Fabrice MONTEIRO, Abbass RAMAZANI (LICM)<br />
2.5 Une méthode pour insérer le scan au niveau RTL en une seule passe<br />
Lilia ZAOURAR, Yann KIEFFER, Nadia BRAUNER, Chouki AKTOUF (G-SCOP/INPG, DeFacTo<br />
Technologies)<br />
2.6 Predictive Analysis of Configuration Bit Criticality in SRAM-based FPGAs – Methodology, Tools, and<br />
Results<br />
Jean-Baptiste FERRON, Lorena ANGHEL, Régis LEVEUGLE (TIMA)<br />
2.7 Alternate LNA Testing Using An Envelope Detector<br />
Louay ABDALLAH, Jeanne TONGBONG, Haralampos STRATIGOPOULOS, Salvador MIR (TIMA)<br />
2.8 MUSICO : Mutant Simulation Concurrent<br />
Vincent BEROULLE, Christophe DELEUZE, Youssef SERRESTOU (LCIS)<br />
2.9 Test des Mémoires FLASH NAND
Pierre-Didier MAUROUX, Arnaud VIRAZEL, Alberto BOSIO, Luigi DILILLO, Patrick GIRARD,<br />
Serge PRAVOSSOUDOVITCH (LIRMM)<br />
2.10 Etude pour la définition des spécifications d’un outil d'évaluation de la chute de tension d’alimentation<br />
pour les circuits numériques VLSI<br />
Bita DARVISH, Pirouz BAZARGAN-SABET, Patricia RENAULT<br />
• SYSTEMES HETEROGENES<br />
2.11 Optical NOC Design-Parameters Extraction and Analysis<br />
Atef ALLAM, Ian O'CONNOR (INL, University of Lyon)<br />
2.12 VHDL-AMS Model of RF MEMS switches for use in the Simulation of Heterogeneous Systems<br />
Michael KRAEMER, Daniela DRAGOMIRESCU, Vincent PUYAL, Robert PLANA (LAAS)<br />
2.13 A Hierarchical Coarse-Grained FPGA Architecture<br />
Umer FAROOQ, Husain PARVEZ, Zied MARRAKCHI, Habib MEHREZ (LIP6)<br />
2.14 Modélisation comportementale d'un réseau d'interconnexions RF pour les communications globales sur<br />
puce<br />
Marie ROUVIERE, Emmanuelle BOURDEL, Myriam ARIAUDO, Linh NGUYEN TRAN, Sébastien<br />
QUINTANEL, Bertrand GRANADO (ETIS)<br />
2.15 A MEMS-based Attitude and Heading Reference System<br />
Boris ALANDRY, Norbert DUMAS, Laurent LATORRE, Fréderic MAILLY, Pascal NOUET<br />
(LIRMM)<br />
2.16 Conditionnement du signal pour capteurs MEMS résistifs intégrés<br />
Olivier LEMAN, El Mehdi BOUJAMAA, Frédéric MAILLY, Laurent LATORRE, Pascal NOUET<br />
(LIRMM)<br />
• TECHNOLOGIES EMERGENTES<br />
2.17 Reconfigurable processing architectures using emerging devices<br />
P.E. GAILLARDON, Fabien CLERMIDY, Ian O'CONNOR (CEA - LETI , INL)<br />
2.18 The Design of RF Bandpass Sigma-Delta Modulators with Bulk Acoustic Wave Resonators<br />
Farakh JAVID, Hassan ABOUSHADY, Nicolas BEILLEAU, Dominique MORCHE (LIP6, CEA-<br />
LETI)<br />
2.19 Functional Model of Nanoparticle-Organic Memory Transistor for Use as a Spiking Synapse<br />
Olivier BICHLER, Weisheng ZHAO, Fabien ALIBART, Stéphane PLEUTIN, Dominique<br />
VUILLAUME, Christian GAMRAT (CEA, IEMN)<br />
17h00-18h00 : Session Exposé E2 : Circuits AMS & RF<br />
Responsables : Y. Deval et P. Desgreys<br />
17h00: "Conception de circuits intégrés analogiques et mixtes<br />
Willy Sansen<br />
17h30: "Titre à communiquer"<br />
Yann Le Guillou<br />
17h50: "Titre à communiquer"<br />
Frédéric Villain<br />
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Jeudi 11 Juin<br />
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09h30-10h30 : Session Exposé E3 : Circuits Reconfigurables<br />
Responsables : B. Granado et G. Sassatelli<br />
9h30: "Architectures auto-adaptables et bio-inspirées"<br />
Eduardo Sanchez EPFL<br />
10h30-12h00 : Session Poster P3 : Logiciels Embarqués et Architectures<br />
Responsables : F. Pétrot et F. Wajsburt<br />
3.1 SystemC modeling of RTOS in MPSoC Platforms<br />
Emmanuel HUCK, Benoît MIRAMOND, François VERDIER (ETIS)
3.2 Implémentation matérielle de l’interface de communication multiprocesseur de RTEMS<br />
Clément FOUCHER, Fabrice MULLER (LEAT)<br />
3.3 Extraction automatique d'instructions spécialisées en utilisant la programmation par contraintes<br />
Kevin <strong>MARTIN</strong>, Christophe WOLINSKI, Krzysztof KUCHCINSKI, Antoine FLOCH, François<br />
CHAROT (IRISA, Lund University)<br />
3.4 A design and VHDL modeling of an digital phase locked loop<br />
Zianbetov ELDAR, Dimitri GALAYKO, François ANCEAU (LIP6)<br />
3.5 A generic cache controller supporting virtual memory and cache coherence for scalable muti-cores<br />
architectures<br />
Yang GAO, Alain GREINER, (LIP6)<br />
3.6 Dynamic Scheduling of Real-Time Tasks on Multicore Architectures<br />
Thomas MEGEL, Vincent DAVID, Damien CHABROL, Christian FRABOUL (CEA, IRIT –<br />
ENSEEIHT)<br />
3.7 Adéquation Algorithme - Architecture matérielle dans le cadre du développement d’interfaces radio<br />
haut débit pour les réseaux de capteurs<br />
Julien HENAUT, Daniela DRAGOMIRESCU, Robert PLANA (LAAS)<br />
3.8 Prototypage d'un récepteur itératif pour des systèmes MIMO<br />
Daoud KARAKOLAH, Christophe JEGO, Charlotte LANGLAIS, Michel JEZEQUEL (TELECOM<br />
Bretagne)<br />
3.9 Low-Power High-Level Synthesis for Designing DSP Applications on FPGA<br />
<strong>Ghizlane</strong> <strong>LHAIRECH</strong>-<strong>LEBRETON</strong>, <strong>Philippe</strong> <strong>COUSSY</strong>, <strong>Eric</strong> <strong>MARTIN</strong> (Lab-STICC)<br />
3.10 Clock-Less Analog-to-Digital Converter<br />
Sabiniano ARAUJO RODRIGUES, Hassan ABOUSHADY, Marie-Minerve LOUERAT, José I. C.<br />
ACCIOLY, Raimundo C. S. FREIRE (LIP6, IFPB, UFCG)<br />
3.11 Functional system-level design with design space exploration<br />
Tomasz TOCZEK, Dominique HOUZET, Stéphane MANCINI (INPG/GIPSA-Lab)<br />
3.12 Synchronized Switching Chaotic Generators for the Secure Embedded Systems<br />
S. AZZAZ, C. TANOUGAST, S. SADOUDI, A. DANDACHE (LICM)<br />
3.13 OveRSoC Graphical Modelling Environment<br />
Mehdi AICHOUCH, Benoît MIRAMOND (ETIS)<br />
3.14 Modélisation et conception d'architecture distribués dans le domaine automobile<br />
Dalia AOUN, Sébastien LE-NOURS, Olivier PASQUIER, Jean-Paul CALVEZ (IREENA)<br />
3.15 Migrating Single FPGA Chip Multiprocessor with Network on Chip to 65nm and 45nm ASIC<br />
Z. WANG, O. HAMMAMI, D. HOUZET (ENSTA, GIPSA-Lab)<br />
3.16 TLM2.0: The SoCLib Experience<br />
Aline VIEIRA DE MELLO, François PECHEUX, Alain GREINER (LIP6)<br />
3.17 eISP : processeur vidéo pour la téléphonie mobile<br />
Mathieu THEVENIN, Laurent LETELLIER, Michel PAINDAVOINE (CEA, LE2i)<br />
3.18 A Hardware Design Approach for Self-organizing SoC based on Reconfigurable Technology<br />
Jovanovic SLAVISA, Camel TANOUGAST, Serge WEBER (LIEM, LICN)<br />
3.19 Video Adaptation Acceleration in a Home Networking Context<br />
Willy AUBRY, Daniel NEGRU, Patrice KADIONIK (LaBRI, IMS)<br />
3.20 Simulateur générique de jeu d’instruction pour SoCLib<br />
Alexandre BECOULET, Nicolas POUILLON (LIP6)<br />
3.21 Exploitation de la simulation pour la mise au point de programmes concurrents<br />
Damien HEDDE (TIMA)<br />
3.22 SystemC SMP: A parallel approach to speed up Timed TLM simulation<br />
Isaac MAIA, Alain GREINER, François PECHEUX (Lip6 )<br />
12h00-13h00 : Session Exposé E4 :<br />
Responsables :<br />
Test et Tolérance<br />
P. Girard et R. Leveugle<br />
12h00: "SOC Test Power Challenges"<br />
Laurent Souef ST-<strong>Eric</strong>sson<br />
12h30: "Fiabilisation des Architectures Manycores"<br />
Fabrice Auzanneau CEA-LIST<br />
13h00-14h00 :<br />
Repas
14h30-15h30 : Session Exposé E5 : Technologies Emergentes<br />
Responsables : J.O. Klein et C. Maneux<br />
14h30: "CMOS : Les limites et les alternatives"<br />
Hervé Fanet CEA-LETI<br />
15h30-17h00 : Session Poster P4 : ‘AMS et RF’ et ‘Consommation’<br />
Responsables : Y. Deval, P. Desgrey, N. Julien, C. Belleudy<br />
• AMS ET RF<br />
4.1 VCO 2.5 GHz large Bande à base d'inductance active en technologie CMOS 0.25 µm<br />
Medjahdi ABDELKRIM, Francis CALMON (INL)<br />
4.2 Analog CMOS Cortex (8,4,4) Decoder<br />
Jorge PEREZ, Cyril LAHUEC, Fabrice SEGUIN, Michel JEZEQUEL (INVIA, TELECOM)<br />
4.3 AMS/RF Reliability Simulation<br />
Pietro Maris FERREIRA, Herve PETIT, Jean-François NAVINER (SIAM, TELECOM)<br />
4.4 Un pas vers la radio logicielle intégrale: le SASP, un processeur analogique du signal en temps discret<br />
Francois RIVET, Yann DEVAL, Dominique DALLET, JB BEGUERET, <strong>Philippe</strong> CATHELIN, Didier<br />
BELOT (IMS, STMicroelectronics)<br />
4.5 Outils d’identification et de modélisation des réseaux d’interconnexions pour une simulation temporelle<br />
rapide<br />
Nadia LASSAMEN, Mihai TELESCU, Pascale BREHONNET, Noël TANGUY (Lab-STICC)<br />
4.6 A new approach for efficient variability analysis at transistor level in advanced CMOS technologies<br />
H. FILIOL, Ian. O'CONNOR, D. MORCHE (Lyon institute, CEA LETI)<br />
4.7 Convertisseur Temps Numérique basé sur l’oscillateur en anneau de l’ADPLL<br />
Wissam ALTABBAN, Patricia DESGREYS, Hervé PETIT (TELECOM)<br />
4.8 VNS for High-Level Synthesis<br />
Kods TRABELSI, <strong>Philippe</strong> <strong>COUSSY</strong>, André ROSSI, Marc SEVAUX (Lab-STICC)<br />
4.9 LC Filter Design Procedure with Accurate fo and Q<br />
Diomadson BELFORT, Nicolas BEILLEAU, Hassan ABOUSHADY, M-M. LOUERAT (LIP6)<br />
4.10 Etude par co-simulation du principe d’une Interconnexion RF associée à un multiplexage CDMA<br />
Yves Constant MOMBO BOUSSOUGOU, Thierry Le GOUGUEC, Yves QUERE, Fabrice HURET<br />
(Lab-STICC)<br />
4.11 Bruit dans les oscillateurs contrôlés, application à un réseau de PLLs couplées<br />
Mehdi TEROSIET, Dimitri GALAYKO,<br />
4.12 SystemC-AMS model refinement of GmC Integrators Using CAIRO+<br />
Michel Vasilevski, Hassan Aboushady, Marie-Minerve Louerat (UPMC)<br />
• CONSOMMATION<br />
4.13 Design and AMS modeling of the switch commutation algorithm providing the optimal vibration energy<br />
harvesting<br />
DUDKA, GALAYKO (UMPC)<br />
4.14 Attaque de composants cryptographiques par intermodulation.<br />
Olivier MEYNARD, Sylvain GUILLEY, Jean-Luc DANGER, Denis REAL, Frédéric VALETTE<br />
(ENST, DGA CELAR)<br />
4.15 Energy Efficient Data Transfer for Mobile Source/Sink scenario in WSN<br />
Zeeshan ALI KHAN, Cécile BELLEUDY, Michel AUGUIN (LEAT)<br />
4.16 Ultra Low-Power FSM for Sensor Networks<br />
Muhammad ADEEL PASHA, Steven DERRIEN, Olivier SENTIEYS (IRISA)<br />
4.17 Alimentation optimale d’un amplificateur audio intégré pour la téléphonie mobile<br />
Xavier BRANCA (STericsson)<br />
4.18 Assertive Dynamic Power Management (AsDPM) Strategy for Globally Scheduled Real Time<br />
Multiprocessor Systems<br />
Muhammad KHURRAM BHATTI, Cécile BELLEUDY, Michel AUGUIN (LEAT)<br />
4.19 Conception d’un convertisseur faible tension adapté à la problématique de récupération d’énergie<br />
ambiante<br />
Valérie DUPE, Renaud BRIAND, Xavier FISCHER (ESTIA)
4.20 Nouvelles techniques de caractérisation basse consommation pour réseaux de capteurs sans fils<br />
Khawla LAHMAR, Cécile BELLEUDY, Mohamed ABID, Michel AUGUIN (CES, LEAT)<br />
4.21 Caractérisation du comportement des piles dans les systèmes embarqués<br />
Sylvain DUCLOYER, Nathalie JULIEN (Lab_STIC)<br />
4.22 STORM: a Simulation Tool for Real-time Multiprocessor Scheduling Evaluation<br />
Richard URUNUELA, Anne-Marie DEPLANCHE, Yvon TRINQUET (IRCCyN)<br />
17h00-18h00 : Session Exposé E6 : Systèmes Hétérogènes<br />
Responsables : I. OConnor et P. Garda<br />
17h00: "Convergence des flots de conception MEMS/EDA"<br />
G. Schroepfer Coventor<br />
17h30: "GDR MNS"<br />
L. Buchaillot IEMN<br />
20h00-… :<br />
DINER DE GALA – Restaurant du Musée d’Orsay (Voir Plan)<br />
========================================================<br />
Vendredi 12 Juin<br />
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9h30-10h15 : 'Un point sur la Transformation du CNRS en Instituts'<br />
Véronique Donzeau-Gouge Directrice Scientifique Adjointe Institut ST2I du CNRS<br />
10h15-10h30 : Pause<br />
10h30-11h30 : Session Exposé E7 : Logiciel Embarqués et Architectures<br />
Responsables : F. Pétrot et F. Wajsburt<br />
10h30: " Prototypage virtuel d une architecture multi-core massivement parallèle à<br />
Mémoire partagée cohérente "<br />
A. Greiner LIP6<br />
11h00: "Architectures et circuits pour l intégration tri-dimensionnelle "<br />
Hamed Sheibanyrad TIMA<br />
11h30-12h00 :<br />
Session AG du GDR, Bilan et Clôture<br />
Responsables : M. Renovell et A. Greiner<br />
========================================================<br />
Fin<br />
========================================================
Venir Au Colloque<br />
IEF, Bât 220, Université Paris Sud 11. RER B, station BURES SUR YVETTE<br />
Par les transports en commun :<br />
L'IEF est proche de la station Bures-sur-Yvette du RER B, qui est desservie par des trains tous les 1/4h dans chaque sens. Il<br />
faut environ 40 mn pour venir du centre de Paris. Prendre en venant de Paris ou des aéroports un train allant dans la direction<br />
Saint-Rémy-lès-Chevreuse, repéré par un nom commençant par P (Plan, Papy, ...). Descendre à la station Bures-sur-Yvette,<br />
traverser les voies par le passage souterrain, descendre en suivant le chemin piétonnier qui longe la mairie puis la poste,<br />
poursuivre en descendant et prendre à droite juste après le petit pont. L'IEF est le premier bâtiment sur la droite (Bat. 220).<br />
Par la route :<br />
En venant de Paris par l'autoroute A6, suivre la direction Palaiseau / Bordeaux / Nantes (A10). Prendre la sortie "Orsay /<br />
Bures-sur-Yvette" (N188). Au rond-point, suivre Bures-sur-Yvette centre, puis s’engager à gauche vers le tunnel qui passe<br />
sous le RER, prendre à gauche vers l’église puis encore à gauche devant l'église, longer le marché et prendre à droite au feu à<br />
l'angle du marché et du stade. Prendre la première route à droite pour entrer dans l'Université. L'IEF est le premier bâtiment<br />
sur la droite. En venant de Paris par la N118, prendre la sortie vers Bures-sur-Yvette, puis suivre les indications ci-dessus.
Plan d’accès Restaurant du Musée d’Orsay<br />
Entrée du musée d'Orsay : 1, rue de la Légion d'Honneur, 75007 Paris<br />
Visiteurs munis d’un billet : Entrée C