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A<br />
B<br />
C<br />
Circuiti logici di base<br />
• Primo passo nella costruzione di circuiti<br />
complessi.<br />
• Funzione di utilità universale.<br />
• Progettazione (e descrizione) strutturata dei un<br />
circuito.<br />
• Breve rassegna dei più significativi:<br />
comportamento — implementazione — uso.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 1 / 55<br />
A<br />
A<br />
B<br />
B<br />
C<br />
C<br />
Implementazione<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 3 / 55<br />
D0<br />
D1<br />
D2<br />
D3<br />
D4<br />
D5<br />
D6<br />
D7<br />
3<br />
Decoder: decodificatore<br />
• n ingressi — 2 n uscite<br />
• l’ingresso seleziona una delle uscite<br />
• l’uscita selezionata ha valore 1 tutte le altre 0.<br />
Decoder<br />
a. A 3-bit decoder<br />
Out0<br />
Out1<br />
Out2<br />
Out3<br />
Out4<br />
Out5<br />
Out6<br />
Out7<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 2 / 55<br />
Uso<br />
Selezionare uno tra molti dispositivi,<br />
ogni dispositivo contiene un segnale di attivazione.<br />
Esempio: selezionare un chip di memoria, tra gli 2 n<br />
presenti nel calcolatore<br />
Nessuna parentela con il decoder televisivo.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 4 / 55
Due tipi di ingressi:<br />
Multiplexer<br />
• n ingressi di controllo — 2 n ingressi segnale<br />
• un unica uscita;<br />
il controllo seleziona quale segnale d’ingresso<br />
mandare in uscita<br />
A<br />
B<br />
D 0<br />
D 1<br />
D 2<br />
D3<br />
D4<br />
D 5<br />
D 6<br />
D 7<br />
0<br />
M<br />
u<br />
x<br />
1<br />
S<br />
C<br />
A<br />
B<br />
S<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 5 / 55<br />
• trasformazione parallelo ⇒ seriale<br />
• realizzare una tabella di verità<br />
A B C<br />
(a)<br />
F<br />
V CC<br />
D 0<br />
D 1<br />
D 2<br />
D3<br />
D4<br />
D 5<br />
D6<br />
D7<br />
A B C<br />
(b)<br />
C<br />
Uso<br />
Demultiplexer: un ingresso, n linee di controllo, 2 n<br />
uscite.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 7 / 55<br />
F<br />
D 0<br />
D1<br />
D 2<br />
D 3<br />
D4<br />
D5<br />
D 6<br />
D7<br />
A A B B C C<br />
A B C<br />
Implementazione<br />
F<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 6 / 55<br />
2 × n ingressi — 1 uscita<br />
controlla se i 2 ingressi sono uguali<br />
A 0<br />
B0<br />
A1<br />
B 1<br />
A2<br />
B 2<br />
A 3<br />
B 3<br />
EXCLUSIVE OR gate<br />
A = B<br />
Uso: confronto di valori<br />
Comparatore<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 8 / 55
Presenteremo i seguenti circuiti:<br />
• mezzo sommatore<br />
• sommatore completo<br />
Circuiti aritmetici<br />
• shifter<br />
• ALU<br />
premessa, come viene realizzata l’aritmetica nel<br />
calcolatore.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 9 / 55<br />
Binary<br />
Octal<br />
Decimal<br />
Hexadecimal<br />
Notazione posizionale con<br />
basi diverse<br />
1 1 1 1 1 0 1 0 0 0 1<br />
1 × 210 + 1 × 29 + 1 × 28 + 1 × 27 + 1 × 26 + 0 × 25 + 1 × 24 + 0 × 23 + 0 × 22 + 0 × 21 + 1 × 20 1024 + 512 + 256 + 128 + 64 + 0 + 16 + 0 + 0 + 0 + 1<br />
3 7 2 1<br />
3 × 83 + 7 × 82 + 2 × 81 + 1 × 80 1536 + 448 + 16 + 1<br />
2 0 0 1<br />
2 × 103 + 0 × 102 + 0 × 101 + 1 × 100 2000 + 0 + 0 + 1<br />
7 D 1<br />
7 × 162 + 13 × 161 + 1 × 160 1792 + 208 + 1<br />
.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 11 / 55<br />
L’aritmetica dei calcolatori<br />
• come vengono rappresentati i numeri naturali.<br />
• come vengono eseguite le o<strong>per</strong>azioni<br />
aritmetiche.<br />
Notazione posizionale: il peso di una cifra dipende<br />
dalla sua posizione:<br />
100's<br />
place<br />
10's<br />
place<br />
1's<br />
place<br />
.1's<br />
place<br />
.01's<br />
place<br />
.001's<br />
place<br />
… .<br />
…<br />
dn d2 d1 d0 d–1 d–2 d–3 d–k<br />
n<br />
Number = Σ<br />
i = –k<br />
×<br />
di 10 i<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 10 / 55<br />
Notazione binaria<br />
Il calcolatore utilizza base 2, motivi:<br />
• un segnale rappresenta una cifra;<br />
• semplificazione dell’hardware.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 12 / 55
O<strong>per</strong>azione aritmetiche:<br />
Gli algoritmi <strong>per</strong> base dieci, possono essere utilizzati<br />
anche <strong>per</strong> base 2.<br />
Algoritmo <strong>per</strong> la somma:<br />
• si sommano le cifre di pari peso,<br />
• a partire dalle meno significative,<br />
• eventualmente si generano un riporti.<br />
Per motivi di efficienza, l’hardware usa algoritmi più<br />
sofisticati di quelli classici.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 13 / 55<br />
A<br />
0<br />
0<br />
0<br />
B<br />
Carry<br />
in<br />
Sum<br />
Carry<br />
out<br />
0 0 0 0<br />
0 1 1 0<br />
1 0 1 0<br />
0 1 1 0 1<br />
1<br />
1<br />
1<br />
0 0 1 0<br />
0 1 0 1<br />
1 0 0 1<br />
1 1 1 1 1<br />
Sommatore completo<br />
A<br />
B<br />
Carry out<br />
(a) (b)<br />
Carry in<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 15 / 55<br />
Sum<br />
Mezzo sommatore<br />
C<br />
A<br />
B Sum<br />
Carry<br />
0 0 0 0<br />
0 1 1 0<br />
1 0 1 0<br />
1 1 0 1<br />
A<br />
B<br />
Circuiti aritmetici<br />
Carry<br />
Exclusive OR gate<br />
Sum<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 14 / 55<br />
Shifter<br />
D0 D1 D2 D3 D4 D5 D6 D7<br />
S0 S1 S2 S3 S4 S5 S6 S7<br />
O<strong>per</strong>azione di traslazione delle cifre.<br />
Significato aritmetico: moltiplicazione (divisione) <strong>per</strong><br />
una potenza di 2.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 16 / 55
Memorie<br />
Dispositivi con stato: ricordano gli ingressi passati,<br />
la storia dell’input.<br />
Il più semplice circuito con memoria:<br />
Latch S–R, (Set–Reset) usa la retroazione.<br />
S<br />
R<br />
0<br />
0<br />
1<br />
0<br />
1 Q<br />
0<br />
Q<br />
S<br />
R<br />
0<br />
1<br />
0<br />
0<br />
0 Q<br />
1<br />
Q<br />
A B NOR<br />
0 0 1<br />
0 1 0<br />
1 0 0<br />
1 1 0<br />
(a) (b) (c)<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 17 / 55<br />
Differisce <strong>per</strong> i segnali di controllo<br />
D<br />
ricorda il segnale D.<br />
Latch di tipo D<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 19 / 55<br />
Q<br />
Q<br />
Latch sincronizzato<br />
Segnale di clock (enable, strobe) <strong>per</strong> l’abilitazione<br />
alla scrittura.<br />
Clock<br />
S<br />
R<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 18 / 55<br />
Flip-flop<br />
Diversi dai latch <strong>per</strong> il comportamento rispetto al<br />
clock:<br />
cambiano stato nell’istante in cui il clock cambia<br />
valore.<br />
Esempio di comportamento:<br />
D<br />
C<br />
Q<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 20 / 55<br />
Q<br />
Q
Possibile implementazione<br />
Si sfruttano i ritardi delle porte logiche si genera un<br />
segnale brevissimo:<br />
a b<br />
(a)<br />
c<br />
d<br />
d<br />
b AND c<br />
c<br />
b<br />
a<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie (b)<br />
21 / 55<br />
D<br />
C<br />
D<br />
D<br />
Q<br />
latch<br />
C<br />
Δ<br />
Time<br />
Flip-flop Master-Slave<br />
D<br />
D<br />
Q<br />
latch _<br />
C Q<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 23 / 55<br />
Q<br />
_<br />
Q<br />
D<br />
Flip-flop completo<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 22 / 55<br />
Latch e Flip-flop<br />
• Latch level triggered (azionato dal livello)<br />
• Flip-Flop edge triggered (azionato dal fronte)<br />
Vari tipi di flip-flop:<br />
• D<br />
• S-R: Set Reset<br />
• J-K: (come S-R ma cambia stato con J=1, K=1)<br />
• T: (un solo ingresso, cambia stato con T = 1)<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 24 / 55<br />
Q<br />
Q
D Q<br />
CK<br />
(a)<br />
Rappresentazione grafica<br />
D Q<br />
CK<br />
(b)<br />
D Q<br />
CK<br />
(c)<br />
D Q<br />
• (a) (b) latch: con diversa risposta al segnale di<br />
clock<br />
• (c) (d) flip-flop:<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 25 / 55<br />
CK<br />
(d)<br />
Circuiti sequenziali<br />
Il comportamento dipende dalla storia passata.<br />
Struttura tipica di un semplice circuito sequenziale:<br />
Combinational logic<br />
Inputs<br />
State register<br />
Outputs<br />
Next state<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 27 / 55<br />
Registri<br />
elementi di memoria <strong>per</strong> sequenze di cifre binarie<br />
(bit — binary digit)<br />
implementazione: una sequenza di n flip-flop, (con il<br />
segnale di clock in comune)<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 26 / 55<br />
Funzionamento<br />
• una serie di passaggi da uno stato a quello<br />
successivo,<br />
• passaggi determinati dall’impulso di clock: forza<br />
la scrittura nel registro,<br />
• il segnale di clock è <strong>per</strong>iodico,<br />
• il passaggio di stato può avvenire solo quando il<br />
circuito si è stabilizzato (ritardi).<br />
• variazioni dell’input sincronizzate con il segnale<br />
di clock<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 28 / 55
Segnale di clock<br />
Segnale <strong>per</strong>iodico che cadenza il funzionamento dei<br />
circuiti.<br />
Clock <strong>per</strong>iod Rising edge<br />
Falling edge<br />
Periodico: cambia stato a in intervalli costanti.<br />
Frequenza di clock = 1/ <strong>per</strong>iodo.<br />
In un calcolatore vari segnali di clock clock:<br />
processore, scheda grafica, bus di sistema, . . .<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 29 / 55<br />
Tecnologia dei circuiti<br />
integrati<br />
Circuiti integrati ( Integrated Circuit, IC, chip): unità<br />
contenenti insiemi di porte logiche: transistor e<br />
resistenze.<br />
• Piastrina quadrata di cristallo di silicio, lato ∼ 1<br />
cm.<br />
• Sulla su<strong>per</strong>ficie vengono creati: transistor,<br />
resistenze, collegamenti.<br />
Due esigenze contrapposte:<br />
Periodo di clock<br />
• <strong>per</strong> migliori prestazioni: <strong>per</strong>iodo di clock più<br />
breve possibile;<br />
• ogni circuito ha un tempo di commutazione: il<br />
<strong>per</strong>iodo di clock deve essere su<strong>per</strong>iore.<br />
Ordini di grandezza del <strong>per</strong>iodo: ∼ 1 – 10 ns,<br />
frequenza: ∼ 100MHz – 1GHz.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 30 / 55<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 31 / 55 (Architettura degli Elaboratori) Circuiti combinatori, memorie 32 / 55
Lavorazioni sul silicio<br />
• transistor ottenuti drogando: inserendo atomi<br />
estranei (boro, arsenico, fosforo), nella struttura<br />
cristallina del silicio,<br />
si espone il silicio, in forno, ai vapori di altre<br />
sostanze;<br />
• collegamenti tra le componenti del chip ottenuti<br />
depositando uno strato di materiale conduttore<br />
(rame o alluminio);<br />
• isolamenti elettrici ottenuti ossidando in silicio:<br />
esponendo, in forno, all’ossigeno.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 33 / 55<br />
Wafer<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 35 / 55<br />
Tecniche di fotolitografia<br />
• si copre il silicio con uno strato di materiale<br />
fotosensibile,<br />
• che viene illuminato in maniera differenziata,<br />
• la parte illuminata solidifica, la parte in ombra<br />
viene rimossa, si espone parte del chip ad una<br />
lavorazioni selettiva,<br />
• anche 50 diverse lavorazioni <strong>per</strong> singolo chip.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 34 / 55<br />
Package<br />
Ogni chip inglobato in un supporto di plastica:<br />
package.<br />
Connessioni mediante piedini,<br />
• Chip di memoria e chip semplici: due file di<br />
piedini (dual in line package)<br />
• Chip con processori: centinaia di connessioni,<br />
due file di piedini non sufficienti, pedinatura più<br />
complessa.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 36 / 55
Circuiti di memoria<br />
Contengono un notevole numero di registri.<br />
I singoli registri non possono essere collegati<br />
all’esterno individualmente.<br />
Per accedere ai dati<br />
• si seleziona il registro su cui o<strong>per</strong>are,<br />
specificando il suo indirizzo (numero associato)<br />
• si definisce l’o<strong>per</strong>azione da eseguire (lettura –<br />
scrittura).<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 37 / 55<br />
Data in<br />
I2 I1 I0 A1 A0 CS<br />
RD<br />
OE<br />
Word 0<br />
select<br />
line<br />
Word 1<br />
select<br />
line<br />
Word 2<br />
select<br />
line<br />
CS • RD<br />
Write<br />
gate<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
D Q<br />
CK<br />
Output enable = CS • RD • OE<br />
Implementazione<br />
Word 0<br />
Word 1<br />
Word 2<br />
Word 3<br />
O1<br />
O2<br />
O3<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 39 / 55<br />
Segnali I/O:<br />
Circuiti di memoria<br />
• indirizzo (specifica il registro su cui o<strong>per</strong>are),<br />
• dati in ingresso (da scrivere nel registro),<br />
• segnali di controllo:<br />
• CS chip select (<strong>per</strong> attivare il chip di memoria),<br />
• RD read (specifica se vogliamo leggere o scrivere in<br />
memoria<br />
• OE output enable<br />
• dati in uscita<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 38 / 55<br />
Write<br />
Register number<br />
Register data<br />
Schema strutturato: input<br />
0<br />
1<br />
n-to-1<br />
decoder<br />
n – 1<br />
n<br />
C<br />
Register 0<br />
D<br />
C<br />
Register 1<br />
D<br />
C<br />
Register n – 1<br />
D<br />
C<br />
Register n<br />
D<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 40 / 55
Read register<br />
number 1<br />
Read register<br />
number 2<br />
Register 0<br />
Register 1<br />
Register n – 1<br />
Register n<br />
M<br />
u<br />
x<br />
M<br />
u<br />
x<br />
Output<br />
Read data 1<br />
Read data 2<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 41 / 55<br />
RAM Dinamiche<br />
Un singolo transistor <strong>per</strong> memorizzare un bit: si<br />
posso inserire molte più celle di memoria in un<br />
singolo chip.<br />
Word line<br />
Pass transistor<br />
Capacitor<br />
Bit line<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 43 / 55<br />
Memorie RAM<br />
I circuiti di memoria vengono chiamati RAM<br />
(Random Access Memory).<br />
Due tipi:<br />
• RAM statiche (SRAM): i singoli bit vengono<br />
memorizzati con latch, veloci e costose, sei<br />
transistor <strong>per</strong> memorizzare un bit.<br />
• RAM dinamiche (DRAM): usano un diverso<br />
meccanismo di memorizzazione, lente e<br />
capienti. Costituiscono la memoria principale<br />
del calcolatore.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 42 / 55<br />
RAM Dinamiche<br />
L’accumulo di carica rappresenta lo stato.<br />
Difetti:<br />
• più lente delle SRAM (difetto principale)<br />
• i condensatori <strong>per</strong>dono velocemente la loro<br />
carica: è necessario un meccanismo di refresh,<br />
ogni ∼ 1ms, circuiti dedicati, 10% del tempo<br />
speso nel refresh.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 44 / 55
Address[10–0]<br />
Row<br />
decoder<br />
11-to-2048<br />
2048 × 2048<br />
array<br />
Column latches<br />
Mux<br />
Dout<br />
DRAM<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 45 / 55<br />
Tecnologie <strong>per</strong> le DRAM<br />
I miglioramenti nei tempi di risposta delle DRAM<br />
sono inferiori a quelli del processore:<br />
la velocità relativa diminuisce.<br />
Nuove tecnologie <strong>per</strong> le DRAM:<br />
migliorano più la banda passante rispetto al tempo<br />
d’accesso<br />
• banda passante: quantità di dati consecutivi<br />
leggibili nell’unità di tempo.<br />
• tempo d’accesso: tempo necessario <strong>per</strong> un<br />
singola o<strong>per</strong>azione in memoria.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 47 / 55<br />
Accesso alla memoria in due fasi,<br />
DRAM<br />
• nella prima fase il contenuta di un intera riga<br />
viene copiato in un registro (latch),<br />
• nella seconda vengono letti i bit selezionati della<br />
riga.<br />
Accesso veloce a locazioni consecutive: non si<br />
ripete la prima fase, si usa il registro.<br />
.<br />
• RAS (Row Access Strobe)<br />
• CAS (Column Access Strobe)<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 46 / 55<br />
Diverse tecnologie di<br />
DRAM<br />
• FPM RAM (Fast page mode)<br />
• EDO RAM (Extended data output)<br />
• SDRAM (Synchronous DRAM)<br />
• DDR3 SDRAM (Double Data Rate SDRAM)<br />
• RDRAM (Rirect Rambus DRAM)<br />
• GDDR4 (Graphic Double Data Rate, schede<br />
grafiche)<br />
• . . .<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 48 / 55
Chip di memoria<br />
Circuiti integrati contenenti un dispositivo di memoria<br />
A0<br />
A1<br />
A2<br />
A3<br />
A4<br />
A5<br />
A6<br />
A7<br />
A8<br />
A9<br />
A10<br />
A11<br />
A12<br />
A13<br />
A14<br />
A15<br />
A16<br />
A17<br />
A18<br />
• Capacità: 4 n , la crescita segue la legge di<br />
Moore,<br />
• le memorie più capienti sono più costose (<strong>per</strong><br />
unità di memoria),<br />
• una stessa quantità di memoria può essere<br />
distribuita su un numero variabile di locazioni<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 49 / 55<br />
512K 3 8<br />
Memory<br />
chip<br />
(4 Mbit)<br />
CS WE OE<br />
(a)<br />
D0<br />
D1<br />
D2<br />
D3<br />
D4<br />
D5<br />
D6<br />
D7<br />
A0<br />
A1<br />
A2<br />
A3<br />
A4<br />
A5<br />
A6<br />
A7<br />
A8<br />
A9<br />
A10<br />
RAS<br />
CAS<br />
Esempi<br />
4096K 3 1<br />
Memory<br />
chip<br />
(4 Mbit)<br />
CS WE OE<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 51 / 55<br />
(b)<br />
D<br />
Esempio<br />
Un memoria da 1 Gbit.<br />
• 1 G di locazioni di 1 bit<br />
• 512 M di locazioni da 2 bit<br />
• 256 M di locazioni da 4 bit<br />
• 128 M di locazioni da 8 bit<br />
Distribuzioni diverse portano a diversi numeri di<br />
piedini.<br />
Capacità = 2 indirizzi × dati.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 50 / 55<br />
Moduli di memoria<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 52 / 55
Schede di memoria:<br />
Moduli di memoria<br />
• circuito stampato contenente la RAM dinamica,<br />
• distribuita su più chip,<br />
• si innesta in appositi slot (prese) sulla scheda<br />
madre:<br />
<strong>per</strong> maggiore flessibilità,<br />
• diversi tipi di connessioni (moduli):<br />
• DIMM Double Inline Memory Module<br />
• SO-DIMM Small Outline DIMM<br />
Diverse, incompatibili, versioni <strong>per</strong> ogni tipo.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 53 / 55<br />
Memorie <strong>per</strong>manenti<br />
• ROM (Read Only Memory) di sola lettura<br />
• PROM (Programmable ROM) scrivibili un unica<br />
volta — fusibili, scrittura distruttiva,<br />
• EPROM (Erasable PROM) cancellabili,<br />
mediante esposizione a raggi ultravioletti. Bit —<br />
carica elettrica.<br />
• EEPROM (Electrically EPROM) cancellabili<br />
elettricamente (singolo bit)<br />
• Memoria flash: particolari EEPROM cancellabili<br />
a banchi.<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 55 / 55<br />
Memorie <strong>per</strong>manenti<br />
Le RAM <strong>per</strong>dono i dati se non alimentate.<br />
Memorie <strong>per</strong>manenti necessarie <strong>per</strong>:<br />
• calcolatori embedded che eseguono sempre lo<br />
stesso codice, non memorizzano dati in modo<br />
<strong>per</strong>manente,<br />
• calcolatori embedded a sostituzione del disco<br />
magnetico: palmari, telefonini,<br />
• calcolatori: memorizzare il programma di avvio<br />
del calcolatore (bios).<br />
(Architettura degli Elaboratori) Circuiti combinatori, memorie 54 / 55